北京大学计算机科学技术系北京大学微处理器研究开发中心rambusvs课件

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1、高等计算机系统结构主存与存储管理系统MainMemory&MemoryManagement（第六讲）2011.04.18程旭存储系统的扩展图示速度:最快最慢容量：最小最大每位成本：最高最低控制数据通路TapeNetwork处理器L1CacheDiskMainMemoryDRAML2Cache~10IPC~0.01IPC~0.000001IPCProcessor-MemoryPerformanceGap:(grows50%/year)1101001000198019811983198419851986198719881989199019911992199319941995

2、199619971998199920001982PerformanceTimeProc60%/yr.CPUDRAM7%/yr.DRAM微处理器-主存（DRAM）的延迟差距主存系统的性能延迟(Latency)：主要与Cache的性能相关访问时间(accesstime)周期时间(cycletime)带宽(Bandwidth)：主要与I/O的性能相关带宽对Cache的性能也很重要(L2-Cache)提高带宽比减低延迟容易些在系统级（板级）提高存储系统性能受限制在芯片内部提高存储系统的性能主存性能简单:CPU、Cache、总线和主存同宽(32或64位)宽度:CPU/Mux1个存储

3、字;Mux/Cache、总线和主存N个存储字(Alpha:64位&256位;UtraSPARC512)交叉（Interleaved）:CPU、Cache和总线1个存储字:存储器N个存储体（4模);示例为字交叉（wordinterleaved）cachebusmuxCPUCacheMbus第一种解决方案高带宽DRAM第二种解决方案存储器和Cache之间宽数据通路第三种解决方案存储模块交叉访问CPUMCPUCachebusMMMM增加带宽交叉访问（Interleaving）非交叉访问的访问模式:开始访问D1CPUMemory开始访问D2得到D1四路交叉访问的访问模式:访问

4、体1访问体2访问体3我们可以再次访问体0CPUMemoryBank1MemoryBank0MemoryBank3MemoryBank2访问体0主存性能时序模型(字长32位)1个周期发送地址，6个周期访问时间，1个周期发送数据Cache块为4个字SimpleM.P.=4x(1+6+1)=32WideM.P.=1+6+1=8InterleavedM.P.=1+6+4x1=11独立存储体独立访问与顺序访问的存储体多处理器I/OCPU（HitundernMisses,非阻塞Cache）超体（Superbank）:包含若干Bank，支持同时的多路访问体（Bank）:所有的存储器在单

5、块传输中都活跃体数为多少?体数一个体中访问存储字所需的时钟数为了支持顺序访问，否则在上一次访问完成之前，就会再次访问原存储体(就像向量处理的方式)SuperbanknumberSuperbankoffsetbanknumberbankoffset避免体冲突程序intx[256][512];for(j=0;j<512;j=j+1)for(i=0;i<256;i=i+1)x[i][j]=2*x[i][j];即使有128个体，由于512是128的倍数，字访问时还会出现冲突软件：循环交换或声明数组大小不是2的幂次(数组填充[Arraypadding]）硬件：质数存储体体号＝地址

6、mod体数体内地址＝地址mod体内字数体号　＜体数体内地址　＜　体内字数地址　＜　体数＊体内字数体数　和　体内字数　互质中国余数定理整数ai和bi满足下列规则：并且如果ij时ai和aj互质，那么整数x只有唯一结果(确定映射):体号=b0,体数=a0(本例为3)体内地址=b1,体内字数=a1(本例为8)N个字编址为0到N-1,质数体数,字数为2的幂次快速体号Seq.InterleavedModuloInterleavedBankNumber:012012AddresswithinBank:001201681345911726781810239101131911412131

7、412420515161721135618192062214721222315723存储技术静态存储器：SRAM、RegisterFile动态存储器：DRAM、SDRAM、DDR和RAMbus主存系统体系结构研究存储管理系统介绍与回顾总结随机存储器(RAM)技术为什么计算机设计人员需要了解RAM技术?处理器的性能通常受到存储器带宽的限制随着集成电路密度的增加，一些存储器将和处理器集成在同一芯片上片载存储器来满足特殊需求指令cache数据cache写缓冲器为什么不用触发器技术来实现RAM?密度：RAM需要更高的密度静态RAM单元