-vlsi设计方法论文

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1、姓名：王英鑫学号:20112170静态时序分析一、总结从20世纪60年代几只双极型晶体管与电阻的集成开始，集成电路已经从1C到LSI,再到VLSI,获得了惊人的发展，.其源动力是可冋吋实现性能的提高与经济性［u。我们所学的VLSI设计方法屮，讲解了集成电路设计项目管理、ASIC设计工程、数字集成电路设计、模拟集成电路设计和数模混合集成电路设计。VLSI的设计过程一般是从系统需求开始的［2］。主要了解到数字集成电路设计的历史以及现状和发展的情况，工艺特征尺寸逐年减小，重视低功耗、低成本设计，屮国集成电路尚处在发展阶段，随着集成电路的产业转移，奋

2、很大上升空间主要集中在长三角和北京。数字集成电路设计流程：系统功能描述、逻辑设计、电路设计、物理设计、设计验证。理解异步电路和同步电路；异步复位和同步复位的特点。而iL，凡设计大规模系统都采用层次化设计掌握组合逻辑功能与verilog语言间的联系，以及verilogRTL,理论联系实际。一般在设计中用的是沿触发DFF,其他的时序电路基本不用，但厂家库一般都会提供多种时序器件，所以在综合的时候需要有目的选择。数字电路系统的设计越来越复杂，因此FPGA仿真验证比以前显得更为重要。在一个使用IP核的百万门级SoC设计屮，花费在仿真验证上的吋间将占整

3、个设计周期的70%,testbench的代码数量将占整个设计代码总量的80%。提高数字电路设计的仿真验证效率主要有两个途径：一是提高仿真验证工具的速度和精度，二是改进仿真验证的设计方法。芯片功耗由动态功耗和漏功耗产生的静态功耗两部分组成。与TTL和简单的MOS电路相比，A前大规模集成电路多采用CMOS电路，CMOS电路有节电特性，这是由于CMOS采用成对的PMOS管和NMOS管，当一个PMOS管导通时，其对疲的NMOS管必然截止；当一个NMOS管导通时，其对应的PMOS管同样被截止。因此当CMOS电路状态稳定后，整个电路不存在工作电流，仅当电

4、路工作状态发生变化时，方有短暂的工作电流1、静态时序分析静态时序分析是通过分析每个时序路径的延时，计算出设计的各项时序性能指标，如最高时钟频率、建立保持时间等，发现时许违规。它仅仅聚焦于时序性能的分析并不涉及设计的逻辑功能，逻辑功能验证仍需通过仿真或其他手段（如形式验证等）进行。静态时序分析是最常用的分析、调试时序性能的方法和工具。静态吋序分析技术是一种穷尽分析方法，它提取整个电路的所有吋序路径，通过计算信号沿在路径上的延时传播找出违反时序约束的错误，主要是检查电路可以正常工作的最大频率、找到电路中的关键路径、检查各个路径是否满足建立时间和保

5、持时间等、计算各个节点的负载、找到电路中延时最长的连线等。静态时序分析技术在功能上和性能上都有很人的优越性，所以现在已广泛应用于VLSI的时序验证。2、PrimeTime的工作原理PrimeTime是Synopsys公司提供的一个针对复杂、百万门以上芯片进行全芯片、优秀的静态时序分析的工具［4］。PrimeTime可以集成与逻辑综合和物理综合的设计流程，让设计者分析并解决复杂的时序问题，并提高时序收敛的速度。在版图设计完成后，则可以从版图直接提取器件和网络延时进行精确的时序分析【5】PrimeTime的分析原理是：首先把整个芯片按照时钟分成许

6、多时序路径（timingpaths）,见图1，然后对每条时序路径进行计算和分析。时序路径指的是设计中一个点（开始点）到另一个点（终止点）的序列，幵始点一般是时钟端口、输入端口、或寄存器或锁存器的数据输入引脚等，结束点一般是时钟、输出端门、或寄存器或锁存器的数据输入引脚等［6围1时序路径示惠®3、静态时序分析的功能一般来说，要分析或检验一个电路设计的时序方面的特征有两种主要手段:动态时序仿真(DynamicTimingSimulation)和静态时序分析(StaticTimingAnaly-sis)o动态时序仿真的优点是比较精确，而且同后者相

7、比较，它适用于更多的设计类型。但是它也存在着比较明显的缺点：首先是分析的速度比较慢；苏次是它需要使用输入矢量，这使得它在分析的过程中有可能会遗漏一些关键路径(criticalpat-hs),因为输入矢量未必是对所有相关的路径都敏感的m。静态吋序分析的分析速度比较快，而1L它会对所有可能的路径都进行检查，不存在遗漏关键路径的问题。我们知道，1C设计的最终目的是为了面对竞争曰益激烈的市场，Time-to-market是设计者们不得不考虑的问题，因此对他们来说，分析速度的提高，或者说分析时间的缩短，是一个非常重要的优点。作为专门的静态时序分析工具，

8、PrimeTime可以为一个设计提供以下的时序分析和设计检查：1、建立和保持吋间的检查•，2、吋钟脉冲宽度的检查；3、吋钟门的检查；4、recoveryandrem