基于fpga多功能数字钟

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1、多功能数字钟的设计多功能数字钟的设计数字钟是一种用数字电路技术实现时、分、秒计时的装置,与机械式时钟相比具有更高的准确性和直观性,且无机械装置,具有更长的使用寿命,用数字钟计时还有精准的特点。本文利用verilogHDL语言自低向上的设计方法设计进行了各单元的设计和总体调试，可以完成准确的完成计时、定时和报时功能。电路有顶层模块、秒模块、分钟模块，小时模块，定时模块组成。本电路具有走时精度高，稳定性好，使用方便，不需要经常进行调校，可移植性和易理解等特点。可应用于实际的数字钟显示中。一、多功能数字钟的功能1、能进行正常的时、分、秒计时功能。2、能进行的定时

2、功能。3、能利用实验系统上的按键实现“校时”“校分”功能：⑴﹑按下“sh”键时，计时器迅递增，并按24小时循环，计满23小时后回“00”；⑵﹑按下“sm”键时，计分器迅速递增，并按59分钟循环，计满59分钟后回“00”，但不向“时”进位。(3)﹑按下“reset”键时，清零。(4)、按下“s1”键时,打开闹铃。(5)、按下“s0”键时，定时计时器迅速递增，并按24小时循环，计满23小时(6)﹑按下“s2”键时，定时计分器迅速递增，并按59分钟循环，计满59分钟后回“00”，但不向“时”进位。二、设计说明多功能数字钟的设计多功能数字钟的设计（1）﹑秒计数器、

3、分计数器、时计数器组成了最基本的数字钟计时电路，（2）﹑本设计采用自顶向下的设计思路，有顶层模块控制各个子模块实现具体的功能。（3）﹑整个设计有顶层控制模块﹑分钟模块、小时模块、秒模块、闹铃模块。三﹑主要模块的设计1、顶层控制模块本设计采用自顶向下的设计思路，有顶层模块控制各个子模块实现具体的功能。2﹑秒计时模块当时钟的有效沿到来以后，秒计时模块开始计时，当计到59的时候产生进位信号。秒再次从零计数。按下reset进行复位。3﹑分计时模块分计时模块依计秒模块输出的进位mcin信号为使能端实现计分功能，当输出是59的时候hcin至为高电平。当按下reset健

4、的时候输出m,hcin清零，当按下sm的时候输出m迅速递增，并按59分钟循环，计满59分钟后回“00”，但不向“时”进位，校分的时候不影响其他模块的工作。4﹑时计时模块本模块采用的是24小时计时，当时钟的上升沿到来的时候并且hcin信号以及reset信号为高电平，s是59的时候开始计数，并以23循环。当时钟的小时不准时，sh信号为时调整信号0，当sh信号有效的时候开始计数，使计到准确时间的时候停止计数。多功能数字钟的设计多功能数字钟的设计5、闹铃模块按下s0进行分计数，当计到要求的值的时候松开s0，按下s2进行时计数，当计到要求的值的时候松开s2。按下s1

5、开启闹铃，当时间与预制的时间相等的时候如果闹铃开启beep输出高电平驱动开发板上的蜂鸣器发出声音，按下s1停止发出声响。设计结构图四、系统的仿真与验证验证是对所设计电路的功能完成情况的一种检测方法，这里所说的验证是指不考虑信号时延等因素，称为功能仿真（前仿真）。多功能数字钟的设计多功能数字钟的设计1、Testbench验证验证结构图上图是Testbench验证的基本组成结构，这里所说的Testbench是指利用VerilogHDL语言编写用于产生设计输入序列代码的代例，即验证程序。①、DUV：既需要验证的程序，可以是RTL代码也可以是网标，本验证方案用的是

6、RTL代码。②、输入激励：既是DUV工作的输入激励。③、参考模型：指用于和DUV经行比较用的设计，可以是行为模型也可以是已验证过的设计。1、测试激励要求用VerilogHDL语言书写激励验证多功能数字钟单元所实现的功能，并且对于激励的选择要适中。多功能数字钟的设计多功能数字钟的设计激励描述：parameterdely=50;initialbegin//codethatexecutesonlyonce//insertcodehere-->begin#delyt__reg__clk=0;t__reg__reset=0;#delyt__reg__reset=1;

7、#(dely)t__reg__s0=0;t__reg__sm=1;#(dely)t__reg__s0=1;t__reg__sm=0;#(dely)t__reg__s2=0;t__reg__sh=1;#(dely)t__reg__s2=1;t__reg__sh=0;#delyt__reg__s1=0;t__reg__sh=1;t__reg__sm=1;#(100000*dely)t__reg__sh=0;#(10*dely)t__reg__s1=1;#(10*dely)t__reg__sh=1;t__reg__sm=0;#(100*dely)$stop;//

8、-->end$display("Runningtestbench"