数字电路实验课程教学改革探索

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1、数字电路实验课程教学改革探索叶耀辉厦门大学信息科学与技术学院福建厦门361000摘要：木文主要论述了传统数字电路实验在现代教育中的不足，同时探讨了如何在原有的数字电路实验的基础上引入可编程的集成数字电路设计，并提出了课程体系和最后课程成绩评定的方法，来对两者进行有机的结合，使改革后的实验体系能更好地培养学牛.在数字电路设计方面的能力，并且在应用上既能立足于基础也更贴近于社会发展的需要。关键词：VerilogHDL语言线上教学探索一、引言随着DSP、EDA技术、嵌入式系统等越来越多的学科出现在高等教育的课程中，数字电子技术作为电类专业必修课的地位更加巩固，同时对学生

2、提出了更高的要求。但是纵观现阶段大部分高校的数字电路实验还主要侧重于传统式的数字逻辑电路的设上，即通过学生的手工设计，将74系列等器件组成一个板上系统，虽然引入了EDA设计数字电路并仿真，但是学生只能停留在仿真阶段，无法更深层次地发现实际现象跟实验中产牛.的问题。然而现今社会应用上更多的是借助于计算机辅助设计，通过以硬件描述语言完成电路设计,经过综合和布局，快速地烧至FPGA上来进行测试设计。因而我们在改革中应更多地关注社会发展趋势，探讨通过引入基于FPGA的实验平台，让学生可以将操作、编程、仿真结合在一起，实现教学质量的提升。二、课程体系构建在课程体系构建上考虑

3、到学生的想法和能力上的不同，可以采用分层次教学，做到因材施教。整个体系可以分为基木实验教学和项目制教学两部分：1.基木实验教学。在基木实验教学上，学生按照课程安排的内容来进行实验，在平时的教学中，我们将实验报告的成绩实时录入，并通过电脑软件进行柱状图分析，来分析学生的实验情况，及时了解学生的问题点。对有闲难的知识点进行进一步的讲解，并对讲课资料进行必要的改进，让我们在对今后的实验课中能够不断改进和提高自己的教学能力。在成绩的考核上，我们按照平吋成绩加期末成绩来进行评定，评定方式为：最后成绩=平时课堂成绩×20%+期末成绩×50%+实验报告总

4、成绩×30%。但是期末成绩具奋最后的否决权，如果期末成绩被判定为不合格，则这门实验课将为不合格，无补考机会，学生需要直接重修这门实验。1.项S制教学。由于项目制教学面对的是对数字电路方向感兴趣和能力较好的同学，所以我们在接受学生报名的同吋，会给出相应的选拔考试。我们在上一个学期课程结束后,会将选拔考试的方式跟需要掌握的知识跟学生进行传达，学生可以通过放假的期间对需要掌握和了解的内容进行提前预＞J。在实验课程开始前，我们会组织学生参加选拔考试，通过考试的学生，3人一组进行团队配合。我们将结合数字电路方向提供给学生项0列表让学生进行选择或者也可以让学生提出

5、项0。在成绩的考核上，需要在规定的吋间内将项0完成，我们将定期对项目进行考核，最后通过对项0的完成度进行最终成缋的评测。如果项B奋抄袭痕迹，则判定为不合格。三、教学方式及实验课程的设想1.优化教学手段。在教学中由于引入了基于FPGA的实验平台，学生需要了解和掌握更多的专业知识，因而我们探讨了线上教学冋线下教学相结合的方式，并在试点中获得了不错的效果。在线上教学中，老师将实验内容、仪器操作、实验中的难易点进行详细的讲解并录制成视频，将录制好的教学视频发布到学校教务处的网络课程中，学生通过网络平台来对实验内容进行预A）。由于视频教学的可重复性，也方便了学生后期的复4，

6、同吋学生可以通过邮件将问题发给助教，助教会及吋对问题进行解答，通过线上教学可以让学生更好地去理解实验内容。为了减少学生应付性地进行线上教学，我们将对学生在实验课上对实验内容的把握和仪器操作的熟练度来做出评判，计入平时实验的成绩中，尽量提高线上教育的效果。2.硬件描述语言的选择。随着EDA技术的发展，使用VHDL和VerilogHDL等硬件描述语言设计PLD/FPGA成为一种趋势。其中VerilogHDL是在C语言基础上发展起来的一种硬件描述语言,因而在描述上VerilogHDL可以用来描述较低设计层次的语言，具有C语言的描述风格。而C语言为一年级开设的课程，选择它

7、可以让学生在接受度和理解上能更快地掌握好这门语言。1.课程内容的选择。在课程安排上，总共安排了42个学吋，并将实验内容分为三部分：一部分为传统数字电路实验，第二部分为可编程数字电路实验，第三部分为综合设计实验。在传统部分保留了部分TTL和COMS的基础实验，同步地让学生在这2次课的间隔期去了解VerilogHDL语言；在可编程数字电路方面，我们依次按照组合逻辑电路和时序逻辑电路来进行实验项B的安排；在综合实验项目的选择上，数字钟作为数字电子设计的经典综合性实验，易于学生理解,并且数字钟涉及到24进制和60进制计数器的设计以及数码管显示等知识，通过这个综合实验可以起

8、到温故而知