高阻衬底集成电路抗闩锁效应探讨

《高阻衬底集成电路抗闩锁效应探讨》由会员上传分享，免费在线阅读，更多相关内容在学术论文-天天文库。

1、高阻衬底集成电路抗闩锁效应探讨：闩锁效应会严重导致电路的失效，甚至是烧毁芯片。采用增加多子保护环的方法来抑制功率集成电路的闩锁效应，而且给出环宽设计、环距与寄生闩锁触发阈值的数量关系，并且比较了不同结深的工序作为多子环的效果。对于给定的设计规则，比较了不同电阻率衬底材料的CMOS单元中的闩锁效应，结果表明了合理设计可以有效地改善高阻衬底的寄生闩锁效应。　　关键词：闩锁效应；高阻衬底；多子保护环　　　　一引言　　在中小功率智能集成电路研发中，为了提高电路性能和和电路的可靠性，缩小整机系统的体积、能耗，以及降低成本，较普遍地采用低压微功耗控制电路和高压功率晶体管的单片集成

2、方案，其中功率晶体管的设计，都应用RESURF及场板终端等原理，来确保实现高耐压。这类芯片通常所用的Si衬底材料具有轻掺杂的高阻特征，在对抗闩锁问题的大量研究这与普通CMOS电路中有所不同，针对功率集成电路中可能存在闩锁效应的研究目前还比较少。事实上，由于采用高阻衬底，使寄生电阻R变的更大。因此，功率集成电路中闩锁效应更为严重的。针对功率集成电路中的闩锁产生的机理，本文通过增加适当的保护环结构，得到了一种抗闩锁效应的有效方法。　　二闩锁效应以及抗闩锁效应的有效方法　　1、闩锁效应的产生　　闩锁效应是CMOS工艺所特有的一种寄生效应，它会导致电路的严重失效，甚至把芯片烧

3、毁。闩锁效应是由NMOS的有源区、N阱、P衬底、PMOS的有源区构成的n-p-n-p结构产生的。闩锁的形成是当其中一个三极管正偏时，就会构成正反馈。避免闩锁的方法就是使寄生的三极管不会处于正偏状态，那么就要减小衬底和N阱的寄生电阻。静电会对电子元器件产生影响，是一种看不见的破坏力。半导体器件失效的主要原因之一是ESD和相关的电压瞬变都会引起闩锁效应。如果有一个强电场加在器件结构中的氧化物薄膜上，那么该氧化物薄膜就会因介质击穿而损坏。很细的金属化迹线会由于大电流而损坏，并且会由于浪涌电流造成的过热而形成开路。这也就是所谓的“闩锁效应”。在闩锁情况下，器件在电源与地之间形

4、成短路，造成大电流、电过载和器件损坏。　　2、高压功率集成电路中的闩锁效应　　在许多功率集成电路中，所使用的基本电路的整个结构可以分为三部分：左边是低压PMOS;中间是低压NMOS；右边是功率LDMOS晶体管。如下图所示，就是典型的功率集成电路，这种横向高压NMOS管，通过高阻n型漂移区来实现高耐压。整个集成架构采用了以高压LDMOS设计优先，兼容低压CMOS工艺的方案，共同使用同一个高阻衬底，所以寄生扩展电阻R会很大。由于在高压功率集成电路中的低压供电都是由内部高压电源直接在片上产生的，如果高压电源纹波较大，将使流过R的电流随之发生变化。当K两端的电压降可以开启寄生

5、的横向三极管T2时，那么T2就会从寄生三极管T1的基极抽取大量电流导致Ti的导通，结果Ti和T2就构成了正反馈回路，那么闩锁效应就会发生。因此可以得到以下结论：在上述功率集成电路结构中，只要高压LDMOS管本身的寄生三极管效应不被触发，整体电路闩锁效应发生与否仅由取决于低压CMOS单元的寄生效应；而在流经R上的电流不变的情况下，尽可能地减小R的数值是抑制或者避免发生闩锁效应的最重要措施。　　3、抗闩锁效应的方法---多子保护环　　通过前面的分析可以得出，减小R的数值是抑制或者避免发生闩锁效应的最重要措施。　　那么可以有多种减小R数值的方法，本文采用的是多子吸收环方案。

6、因为在固定偏压下n阱反偏漏电流的大小是可以确定的，如果增设与原先R并联的空穴电流泄放通道R1，那么就可以使引发闩锁效应的有效触发电压明显的降低。设计如图所示：　　在高阻衬底的功率集成电路设计中，采用类似的结构相比用其他方法抑制闩锁效应的效果应该更显著，工艺也更易兼容，并且此结构已经成功应用于保护那些易受瞬态上冲的I/O电路。为了观察改进的效果，采用(10欧姆．cm)的普通Si衬底和（欧姆-cm）的高阻Si衬底在相同工艺条件和几何结构下进行模拟仿真，结果和预想的完全一致。　　三总结　　闩锁效应会严重导致电路的失效，造成极大的危害，所以本文采用了多子保护环的方法来抗闩锁效

7、应。在功率集成电路设计中，增加衬底多子保护环用来预防闩锁效应方面有着较好的效果，多子保护环的宽度越大，扩散越深，对闩锁的预防效果越明显。但是考虑刭工艺的兼容性，可有两种选择：(1)利用PHV工序做多子保护环，效果较好但占用版图面积稍大（为最小设计规则的两倍）；(2)选用p+保护环，该方法在满足要求的情况下可以有较小的面积开销和设计自由度。实际工艺应用中，建议采用p+多子环。