quartusii图形输入电路的设计new

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1、基于QUARTUSII图形输入电路的设计一、实验目的1、通过一个简单的EDA的设计,掌握利用QUARTUSII进行组合逻辑电路的设计方法。2、初步了解QUARTUSII设计的全过程。学会使用QUARTUSII软件。3、掌握组合逻辑电路的静态测试方法。二、实验内容自己选择一个例子，练习使用QUARTUSII进行电路设计，熟悉QUARTUSII设计的过程，以及各个部分用法。三、实验原理3-8译码器三输入，八输出。当输入信号按二进制方式的表示值为N时，输出端标号为N的输出端输出高电平表示有信号产生，而其它则为低电平表示无信号产

2、生。因为三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位为高电平的情况下，能表示所有的输入组合。其真值表如表1-1所示CBAD0D1D2D3D4D5D6D70001000000000101000000010001000000110001000010000001000101000001001100000001011100000001表1-1三-八译码器真值译码器不需要像编码器那样用一个输出端指示输出是否有效。但可以在输入中加入一个输出使能端，用来指示是否将当前的输入进行有效的译码，当使能端指示输入信号无效或

3、不用对当前信号进行译码时，输出端全为高电平，表示无任何信号。本设计中没有考虑使能输入端，自己设计时可以考虑加入使能输入端时，程序如何设计。四、实验内容在本实验中，用三个拨动开关来表示三八译码器的三个输入（A、B、C）；用八个LED来表示三八译码器的八个输出（D0-D7）。通过输入不同的值来观察输入的结果与三八译码器的真值表（表1-1）是否一致。实验箱中的拨动开关与FPGA的接口电路如下图1-1所示，当开关闭合（拨动开关的档位在下方）时其输出为低电平，反之输出高电平。其电路与FPGA的管脚连接可根据FPGA颁给的芯片管脚对

4、应相连管脚分配:图1-1拨动开关与FPGA接口电路设计电路图对应输入端A　　Ｂ　Ｃ　输入不同的只通过与门构成的译码电路是对应输出为高电平，如前表所示的结果。五、仿真结果用编程的方法LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYDECODERISPORT(INP:INSTD_LOGIC_VECTOR(2DOWNTO0);OUTP:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDENTITYDECOD

5、ER;ARCHITECTUREARTOFDECODERISBEGINPROCESS(INP)ISBEGINCASEINPISWHEN"000"=>OUTP<="00000001";WHEN"001"=>OUTP<="00000010";WHEN"010"=>OUTP<="00000100";WHEN"011"=>OUTP<="00001000";WHEN"100"=>OUTP<="00010000";WHEN"101"=>OUTP<="00100000";WHEN"110"=>OUTP<="01000000";WHEN"

6、111"=>OUTP<="10000000";ENDCASE;ENDPROCESS;ENDARCHITECTUREART;实验仿真：五、实验小结通过实验学会了使用软件，也熟悉了QUARTUSII的基本操作,因为是第一次实验遇到了很多问题，但也在解决问题的同时，学到了很多东西。用两种方法将软件的各个功能模块都熟悉了一遍。