分数倍内插成形滤波器设计及实现

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1、分数倍内插成形滤波器设计及实现摘要：提出了一种分数倍内插成形滤波器的实现方法并在FPGA中实现。该分数倍内插成形滤波器实现了输入速率与内插成形滤波后速率之间分数倍转换，能够适应输入速率实时调整，突破了传统整数倍内插成形滤波器对输入速率的限制。实现了输入速率为1KS/s〜50MS/s,步进为1S/s,输出为100〜2000MS/s,内插倍数［彡4，］分数时延精度为［Tclk65536］的滤波器。该分数倍内插成形滤波器硬件资源开销小、接口简洁、灵活性和适用性强，还可根据需要扩展变速率范P关键词：分数倍内插

2、；成形滤波器；内插滤波器FPGA；无线通信中图分类号：TN911734文献标识码：A文章编号10047373X(2016)01?0062?030引百无线通信系统中，为了有效利用频谱、消除码间干扰和防止频带泄露，在发送信号前必须先对基带已调制的信号进行内插成形滤波。内插滤波器［1］通过在采样值中插零值形成新的数据，然后对该数据进行滤波处理，实现脉冲成形、限制带宽、降低射频信道带外干扰的效果。随着现代无线通信技术特别是软件无线电技术的飞速发展，要求发射系统的同一硬件平台以尽可能小的资源开销满足不同的基带信

3、号数据速率要求。而在通信对抗领域，甚至要求基带信号数据速率以微小的步进实时可调来产生不同的通信干扰波形。基于硬件架构的易实现性，传统成形滤波器采用整数倍内插滤波方式，成形滤波后输出数据率为基带信号数据速率的整数倍［2?8］。整数倍内插成形滤波器最大的缺点是要求基带信号数据率与基带处理时钟之间成整数倍关系，对于仅有有限基带处理时钟资源的通信系统来说，这意味着基带信号数据速率必须与基带处理时钟频率成整数倍关系，极大地限制了基带信号数据速率的变化范E例如基带数据率为1.2288MS/s,3.069MS/s,

4、6.111MS/s的情形就无法适用。为克服上述问题，本文设计出一种分数倍内插成形滤波器，并在FPGA中实现了根据基带信号数据速率来实时调整分数倍内插倍数，使成形滤波后的输出数据率固定在基带处理时钟。1分数倍内插成形滤波器设计本文利用多采样率信号处理的相关理论结合实际工程经验，设计的分数倍内插成形滤波器由数控振荡器控制模块、数据同步模块、分段滤波模块和重采样模块四个部分组成，结构如图1所示。分数倍内插成形滤波器基于多相滤波架构和重采样架构设计而成，同时配合数控振荡器的控制。图1中数控振荡器控制模块根据基

5、带处理数据和基带处理时钟频率之间的关系，按照溢出上限值，产生慢溢出标志、快溢出标志以及分数时延滤波器时延。数据同步模块根据慢溢出标志，将输入的数据与慢溢出标志同步输出。分段滤波模块根据快溢出标志的频率累加字和慢溢出标志的频率累加字的比值，将内插成形滤波器系数进行多相分解，按照滤波器组的结构串行输出。重采样模块将滤波器组与快溢出标志同步，再进行重采样操作，最后将数据率切换到系统时钟的时钟域，完成分数倍内插成形滤波器功能。