数字时钟课程设计报告

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1、数字电子技术课程设计报告题目多功能数字钟学院机械工程学院专业测控技术与仪器班级学生姓名学号2014年1月6日至1月10日共1周指导教师（签字）数字时钟摘要数字电子钟是一种用数字显示秒﹑分﹑时的记时装置，与传统的机械时钟相比，它一般具有走时准确﹑显示直观﹑无机械传动装置等优点，因而得到了广泛的应用：小到人们的日常生活中的电子手表、电子闹钟，大到车站﹑码头﹑机场等公共场所的大型数字显电子钟。本课程设计是要通过简单的逻辑芯片实现数字电子钟。要点在于用555芯片连接输出为一秒的多谐振荡器用于时钟的秒脉冲,用74LS160(10进制计数器)、74LS00(与非门芯片)等连接成60和24进制

2、的计数器,再通过数码管显示，构成简单数字时钟。关键词数字时钟、计数器、555芯片、分频器技术要求1、能显示24小时制的时、分、秒（23小时59分59秒）；2、具有校时功能，可以分别对时或分进行单独校时，使其校正到标准时间；3、用555定时器组成的多谐振荡器产生时钟脉冲，脉冲频率稳定在1KHz；4、用三级74LS90组成千分频器，用千分频器将555多谐振荡器产生的1KHz时钟脉冲降频到1Hz。5、具有闹钟功能。一、系统综述数字时钟电路是一个典型的数字电路系统，其由时、分、秒计数器以及校时和显示电路组成。其主要功能为计时、校时。利用60进制和24进制递增计数器子电路构成数字时钟系统，

3、由2个60进制同步递增计数器完成秒、分计数，由1个24进制同步递增计数器完成小时计数。秒、分、时计数器分别都以两个74LS160同步级联而成，秒、分、时计数器之间采用异步级联的方式。显示器显示器显示器24进制60进制60进制时计数器分计数器秒计数器清零电路校时电路校分电路数值比较器数值比较器显示器灯}显示器60进制分计数器24进制时计数器分频器555振荡器图1.设计框架图二、单元电路设计1、60进制计数器分和秒的计数器为60进制计数器，该计数器有两片74LS160十进制计数器U1、U2和一片74LS13与非门组成。图2.60进制计数器电路图第一个状态最后一个状态图3.60进制计数

4、器模拟结果2、24进制计数器时的计数器为24进制计数器，该计数器有两片74LS160十进制计数器U13、U17和一片74LS10与非门组成。图4.24进制计数器电路图第一个状态最后一个状态图5.24进制计数器模拟结果3.555多谐振荡器石英晶体振荡器具有体积小、重量轻、可靠性高、频率稳定度高等优点，被应用于家用电器和通信设备中。因其具有极高的频率稳定性，故主要用在要求频率十分稳定的振荡电路中作谐振元件。用石英晶体振荡器作为脉冲产生器，能够使数字时钟达到很高的精度。同时成本也相对较高。这里是采用的是有555芯片组成的多谐振荡器来作为频率脉冲产生器，其输出的脉冲频率为1KHz。555

5、芯片组成的多谐振荡器要输出符合要求的频率脉冲，其对电阻和电容的精度要求较高。不太容易输出严格符合要求的频率脉冲。由公式得：T≈0.7（R2+2R1）C2f=1/T≈1.44/（R2+2R1）C2计算得：C2=1.0uF；R2=440Ω；R1=500Ω经仿真模拟把R2调整为400Ω时，输出频率更加接近于1KHz。图6.555多谐振荡器电路图图7.555多谐振荡器模拟结果4.千分频器千分频器由3个74LS90级联而成，每级分频将频率为上一级的十分之一。三级级联组成千分频器，把555多谐振荡器产生的1KHz脉冲降低到1Hz，用以供计数器计数，达到时钟的效果。图8.千分频器电路图（图中函

6、数信号发生器输出的为10KHz的方波信号）图9.千分频电路模拟结果5．振荡器和分频器连接6.时钟电路（包括校时电路）把两个60进制计数器和一个24进制计数器一异步级联的方式连载一起，就组成了数字时钟的电路。其中开关J1控制整体清零，J2控制校准时，J3控制秒清零，J4控制校准分。校时、分脉冲由脉冲发生器提供，每经过一个脉冲周期被校准计数器的个位增加一。图6.时钟电路图7、闹钟功能闹钟功能和上述部分一样，通过设置时、分数值，链接两边显示器通过比较器比较结果输出信号三、系统综述使用经千分频器处理过的555多谐振荡器产生的脉冲信号，代替函数信号发生器给时钟电路提供脉冲信号。经过把上述各

7、单元电路组合在一起就构成了数字时钟的整体电路，该电路基本上实现了设计要求。图8.总体电路图图9总体电路图结束语这次课程设计是对这学期数字逻辑课程所学内容的一次综合练习，从中不仅强化了我对教材中知识的理解和掌握。而且也拓展了我在数字电子技术方面的知识，和对自己所学专业的认识。课程设计更是一个把所学知识应用于实践的过程，它对我动手能力的提高不言而喻。同时我从这次课设中知道：知识不仅仅是写在书本上的文字和死板的理论，它更是指导我们实践的工具。一些比较简单的逻辑器件，经过一定的理论知识分