数字电子技术基础论文

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1、数字电子技术基础论文本文由yirgui贡献doc文档可能在WAP端浏览体验不佳。建议您优先选择TXT，或下载源文件到本机查看。哈尔滨工业大学课程设计说明书（论文）数字式频率计设计任务在FPGA实验板上，利用FPGA编程设计一个数字式频率计。设计要求与目的1．利用实验板上的50M时钟分频作为被测输入信号；分频成1Hz作为时基信号；(要求在示波器上显示被测信号和时基信号)2．数码管显示的频率范围为00~99Hz。3．测量精度为±1Hz。设计原理分析1.频率是指单位时间(1s)内信号振动的次数。当被测信号在一定的时间段Ts内的周期个数为N时，则被测信号的频率：fx=NTs2.从测量的角度看，

2、即单位时间测得的被测信号的脉冲数。被测信号送入通道，经放大整形后，使每个周期形成一个脉冲，用计数器计算脉冲的个数，即为频率。如下图1所示：NTs图1方案设计由上述原理可以知道，要实现频率计，从硬件方面看，需要时基电路、单稳态触发器、放大整形电路、闸门电路、计数器、锁存器和译码显示器等。其硬件结构图如下图2所示：译码显示器单稳态触发器C单稳态触发器B时基电路C清零锁存锁存器计数器E闸门电路A放大整形电路D图2硬件结构图而从数字电路时序的角度去分析，其时序图如下图3所示：哈尔滨工业大学课程设计说明书（论文）图3时序图其中，A-被测信号；B-时基信号，秒脉冲；E-计数器计数脉冲信号；C-锁存

3、器送数信号；D-计数器清零信号。当时基信号出现上升沿时，计数器开始计数，计到时基信号下降沿出现，计数器停止计数，此时锁存器送数信号出现上升沿有效，给数码管送数，等送数结束后，计数器出现一个上升沿对计数器清零。当下一个时钟周期到来时，是一样的过程。频率计的输入输出关系如下表一所示：表一输入输出信号输入：clk1Hzuclk输出：led0led1p_cnt_enp_rst_cntp_load频率值最低位频率值次低位计数允许(1s)复位计数器锁存到寄存器中基准时钟输入待测信号输入哈尔滨工业大学课程设计说明书（论文）图4FPGA内部均衡逻辑图方案优化与确定在满足基础要求后，我们进行设计了的创新

4、。首先，我们在逻辑中采用时序逻辑电路的编程方法，即在时基信号为"1"时闸门开启，自动开始计数，下降沿来时锁存数据并输出。为了增加频率计的实际应用功能，我们增设了手动分频功能，即给出一个200HZ的基础频率，通过拨动开关输入想要分频的倍数并显示在LED数码管上，频率计即可自行计算出分频后的频率值。具体的实现方案将在下文的程序中给出。方案实现及程序模块一1Hz时基信号的分频时基信号的分频方法一//本模块由50M时钟分频产生占空比50%的1Hz时钟moduleclk_1Hz(clk_50M,clk_1,reset);inputclk_50M,reset;outputclk_1;regclk_

5、1;regclk_2;reg[25:0]count;always@(posedgeclk_50M)beginif(count==24_999_999)beginclk_2=1'b1;countendelsebeginclk_2=1'b0;count=count+1;endendalways@(posedgeclk_2ornegedgereset)//由空比非50%的2Hz时钟分频产生占空比50%的1Hz时钟beginif(!reset)=0;//count计数终点=f_in/f_out-1=50*10^6/2-1//产生占空比非50%的2Hz时钟哈尔滨工业大学课程设计说明书（论文）cl

6、k_1=1'b0;elseclk_1=~clk_1;endendmodule方法二//本模块由50M时钟分频直接产生占空比50%的1Hz时钟moduleclk50M_to_clk1(clk_50M,clk_1,reset_n);inputclk_50M,reset_n;outputclk_1;reg[26:0]count;regclk_1;always@(posedgeclk_50Mornegedgereset_n)beginif(!reset_n)begincount<=0;clk_1<=0;endelseif(count==24_999_999)beginf_in/(2*f_out

7、)-1=50*10^6/2-1=24999999clk_1<=~clk_1;count<=0;endelsecount<=count+27'b1;//占空比50%方波count计数终点=//1Hz时钟endendmodule模块二被测信号的分频获取//本模块用于产生被测频率的方波，先分频产生200Hz频率方波，再由输入参数freq_div决定对200Hz进行2~15分频比的分频，从而产生最后的被测方波moduleuser_clk(clk_50M