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1、电子科技大学ASIC课程设计报告一学号：201222240937姓名：周恒课题题目：移位寄存器设计2013年5月1.WriteandverifytheVerilogmodelsforthetwobasictypesofsynchronizercircuits(a,b)showninFig.1本电路实现是功能是一个两位的移位寄存器。Asynch_in为输入，Synch_out为输出，clock是时钟，reset为异步复位信号。电路a的verilog代码为：modulesyn_a(inputAsynch_in,inputclock,in
2、putreset,outputSynch_out);wiremeta;regQ1,Q2;assignmeta=Q1;assignSynch_out=Q2;always@(posedgeclockornegedgereset)beginif(!reset)beginQ1<=1'b0;Q2<=1'b0;endelsebeginQ1<=Asynch_in;Q2<=meta;endendendmodule验证代码：`timescale1ns/1psmodulesyn_a_test;regAsynch_in;regclock;regreset
3、;wireSynch_out;always#50clock=~clock;initialbeginclock=1;reset=1;Asynch_in=1;#50reset=0;Asynch_in=0;#50reset=1;#50Asynch_in=1;#100Asynch_in=0;#200Asynch_in=1;#100Asynch_in=0;#100Asynch_in=1;#100Asynch_in=0;#100$stop;endsyn_aa(.Asynch_in(Asynch_in),.clock(clock),.reset(
4、reset),.Synch_out(Synch_out));endmodule输出波形：从输出波形可以看出输出比输入延迟一个时钟，电路功能正确。电路b电路b的verilog代码：modulesyn_b(inputAsynch_in,inputclock,inputreset,outputregSynch_out);wireClr,Clr_in;regq1,q2;always@(posedgeAsynch_inornegedgeClr)if(!Clr)q1<=1'b0;elseq1<=1'b1;always@(posedgeclock
5、ornegedgeClr)if(!Clr)q2<=1'b0;elseq2<=q1;always@(posedgeclockornegedgereset)if(!reset)Synch_out<=1'b0;elseSynch_out<=q2;and(Clr_in,!Asynch_in,Synch_out);or(Clr,Clr_in,reset);endmodule验证代码：`timescale1ns/1psmodulesyn_b_test;regAsynch_in;regclock,reset;wireSynch_out;alway
6、s#50clock=~clock;initialbeginclock=1;reset=1;Asynch_in=1;#30reset=0;#20Asynch_in=0;#50reset=1;#50Asynch_in=1;#100Asynch_in=0;#200Asynch_in=1;#100Asynch_in=0;#100Asynch_in=1;#100Asynch_in=0;#100Asynch_in=1;#100reset=0;#50reset=1;#100Asynch_in=0;#200Asynch_in=1;#100Async
7、h_in=0;#100Asynch_in=1;#100Asynch_in=0;#100Asynch_in=1;#100$stop;endsyn_bb(.Asynch_in(Asynch_in),.clock(clock),.reset(reset),.Synch_out(Synch_out));endmodulemodelsim仿真波形：
