伪静态锁存器设计与仿真

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1、伪静态锁存器设计与仿真姓名：张凯学号：20104977指导老师：汪涛、许晓琳组员：张凯20104977（组长）张明20104991王涛20104978合肥工业大学电子科学与应用物理学院电子科学与技术系概述存储器可以是静态的或动态的。只要接通电源，静态存储器就会一直保存存储的状态。动态存储器的数据只存储很短的一段时间，也许只有几毫秒。它们的工作原理是在与MOS器件相关的寄生电容上暂时存储电荷。锁存器是电平敏感器件，在时钟低电平（或高电平）期间是透明的，实现信号输入；在时钟高电平（或低电平）期间处于维持模式，实现信号锁存。伪静态锁存器是既能动态锁存又能静态锁存

2、。本课设要求设计一种伪静态锁存器，并用Hspice仿真。设计方案DCLKCLKQ右图是一种动态锁存器（负锁存器）。当CLK=0时，传输门T导通，输A入信号D传输到节点A。T当CLK=1时，传输门T截止，在时钟上升沿处被采样的输入数据在节点A处的电容上会保持一段时间。如果CLK为高电平的时间过长，动态负锁存器节点A处电容上的信号就会由于电荷泄露而消失。所以需要周期性地刷新以弥补泄露的电荷。但这种电路的抗噪声性能不好，可以通过增加一个弱的反馈反相器使电路成为伪静态来解决。D！CLKCLK右图是本课设采用的电路图。Q！Q仅是在动态锁存器上多加了一个弱的反馈反相器

3、。反馈反相器采取的是静态反馈方式以增强原动态电路的抗噪声能力。而电容存储方式是动态的，所以此电路既能动态工作又能静态工作，即是伪静态工伪静态负锁存器作。-4-仿真程序*TSPC*Parametersandmodels.optionspost！VCLKVCLK.TRAN20ps100N*设置扫描间隔和长度31VCLK254*Simulationnetlist.GLOBALVCC02VCCVCC05*电源C1400.05PF*电容M11244MPL=2UW=4U*传输门的P管M24311MNL=2UW=4U*传输门的N管XINV145INV*调用反相器XINV

4、254INVXINV323INV.SUBCKTINVINOUT*定义反相器M3OUTINVCCVCCMPL=2UW=4U*反相器的P管M4OUTIN00MNL=2UW=4U*反相器的N管.ENDSINV*StimulusVCLK210PULSE.24.82N1N1N20N38N*输入信号-4-.MODELMPPMOSLEVEL=1*库声明、模式声明.MODELMNNMOSLEVEL=1VCLK20PULSE.24.82N1N1N9N20N*时钟信号.PRINTV(1)V(2)V(4).END结果与分析Hspice仿真结果：V(2)是时钟信号，v(1)是输入

5、信号，v(4)是输出信号。从仿真波形图看，当时钟为低电平时，输出等于输入；当时钟为高电平时，输出维持始终上升沿采样的值，即能实现信号锁存。由此，可以看出本设计确实是一负锁存器。心得与体会-4-虽然Hspice实验上学期做过，但由于当时没认真做，所以此次课设稍微有点吃力，不仅要学会用Hspice软件，还要看懂Hspice程序，掌握简单的Hspice语法。由于我对CMOS电路还有点印象，所以能看懂简单的电路图。但不符合我们当初学的基本CMOS电路结构的电路图我就看不懂了，毕竟我们学的都是皮毛，还有很多要我们学的东西，我们以后的路还有很长。还好我的课题比较简单。

6、我对Hspice软件所知还甚少，做课设的时候甚至连怎么把几个波形图分开就不会，虽然我现在知道了（Window菜单下的Stack/overlaymode选项）。我也仅仅就会那么几个操作而已。本课设还不够完善，因为当时钟为高电平期间，如果输入信号由低电平变为高电平，则输出信号也会由低电平变为高电平，即出现低电平信号不能维持的问题。其它情况都正确，就这一情况不正确，但理论上不应出现这种情况。我们改了好多遍程序，包括时钟、器件等就是解决不了这种错误。我们给出的波形图避免了出现这种情况，所以看不出来。还有一个问题，就是本课设所用的反馈反相器并不是弱反馈反相器。至于怎

7、么优化解决这些问题，还有待我们以后知识的积累。以目前我们的水平只能做到这了，毕竟只有一周的时间。-4-附录参考资料：《CMOS电路模拟与设计——基于Hspice》——钟文耀、郑美珠著《数字集成电路——电路、系统与设计（第二版）》——[美]JanM.Rabaey、AnanthaChandrakasan、BorivojeNikolić著——周润德等译-4-