实验37 数字集成电路的版图设计

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1、实验37数字集成电路的版图设计在集成电路产品中，数字集成电路占据相当大的市场份额，有着广泛的应用领域。数字集成电路的版图设计是设计过程中的重要关键步骤之一，版图设计与布局是关乎数字集成电路设计成败和品质优劣的重要环节，是数字集成电路生产的前提。数字集成电路的版图设计实验是《半导体物理》、《场效应器件物理》、《集成电路制造技术》和《数字集成电路设计》等理论课程的重要实践。本实验要求学生在Tanner公司开发的版图设计软件Ledit环境中，按照给定设计规则完成几个数字集成电路单元的版图设计与布局，以此来锻炼和提高学生的数字集成电路版图设计与布局能力，

2、强化学生理论联系实际和灵活应用所学知识的能力。一、实验原理1.Ledit软件简介Ledit软件是Tanner公司设计开发的用于集成电路版图设计与布局的软件，它包括有集成电路工艺图层与半导体器件定义、晶体管级集成电路版图布局、版图设计规则验证和集成电路提取与网表生成等重要功能单元。它是一种简单易学的集成电路版图设计与布局开发软件，具有良好的人机交互界面，在集成电路的版图设计中有着重要的应用。2.集成电路版图的设计规则与验证图37.1集成电路版图基本图形间的相对位置在实际集成电路生产环节中，由于各条生产线工艺设备性能的不同、所使用的半导体材料物理特性

3、的差异、工艺过程中存在的误差等诸多因素的影响，产生了一系列集成电路图形加工时的最小尺寸极限要求，这些尺寸的极限要求就是集成电路版图的设计规则。在进行集成电路版图设计时，不违背这些设计规则的要求，集成电路版图的布局设计才可能是正确的。图37.1给出了集成电路版图绘制过程中，基本图形之间，可能出现的相对关系示意图。相对关系包括有：间距（Space）、宽度（Width）、交叠覆盖181（Overlap）、延伸（Extension）、围绕（Enclose）和不同基本层间的间隙（Clearance）等等。表37.1给出了Ledit软件环境下，特征尺寸为1.

4、0μm(λ=1.0μm)，P型衬底N阱CMOS工艺的部分设计规则。这些规则是生产商经过对其生产工艺线技术水平的长期跟踪监测后，制订出的最小尺寸极限。在绘制集成电路版图时，所绘制的各种基本图形尺寸不能小于这些设计规则要求的尺寸，小于规则尺寸要求将导致设计规则错误，最终导致加工出的半导体器件或集成电路出现严重缺陷，在绘制版图时需要进行设计规则检查。表37.11.0μm(λ=1.0um)N-wellCMOS工艺集成电路版图部分设计规则相对关系长度(λ)相对关系长度(λ)PolyMinimumWidth2ActivetoN-SelectEdge2Poly

5、toPolySpacing2ActivetoP-SelectEdge2PolytoActiveSpacing1SelectEdgetoActCnt1GateExtensionoutofActive2ActCntExactSize2PolyContactExactSize2PolyCntExactSize2PolyCnttoPolyCntSpacing2Metal1MinimumWidth3FieldPolyOverlapofPolyCnt1.5Metal1toMetal1Spacing3ActivetoActiveSpacing3Metal1Ov

6、erlapofActCnt1Source/DrainActiveWidth3Metal1OverlapofPolyCnt1S/DActivetoWellEdge5……在Ledit软件环境下，设计规则检查模块(DesignRuleCheck，DRC)是用来检查版图是否存在违背设计规则的尺寸、相对关系和位置等错误的，在版图绘制过程中需要经常性地使用，这样可以避免同时出现太多设计规则错误，便于及时修改，有利于提高集成电路版图的完成效率和绘制质量。版图的设计规则是最小尺寸要求，将基本图形的尺寸有意绘制大些，DRC检查不认为是一种设计规则错误，这样将造成芯

7、片面积的浪费，也是不可取的。因此，在布局基本图形时，涉及器件尺寸和芯片面积的有效折中，这样可以有效地节约芯片面积和流片成本。3.版图图形层次与MOS晶体管定义在Ledit软件环境中，P型衬底N阱CMOS2P2M（两层多晶两层金属）工艺条件下，MOS晶体管版图主要包括：N阱（N-Well）、多晶硅一（Poly1）、多晶硅二（Poly2）、有源区（Active）、选择区（N-Select/P-Select）、金属一（Metal1）、金属二（Metal2）、多晶硅接触（PolyCnt）、有源区接触（ActCnt）和通孔（Via）等多种基本图形层次。上述

8、集成电路版图的基本图形层次，可以用来绘制NMOS和PMOS晶体管。各基本图形对应工艺中的不同光刻掩模，表示了工艺工程中的多个工艺步骤。图