基于fpga的四路抢答器

《基于fpga的四路抢答器》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。

1、北华航天工业学院《EDA技术综合设计》课程设计报告报告题目：竞赛抢答器作者所在系部：电子工程系作者所在专业：电子信息工程作者所在班级：B10212作者姓名：郭思华指导教师姓名：胡辉完成时间：2012-12-16内容摘要EDA技术是现代电子信息工程领域的一门新技术，他是先进的计算机工作平台上开发出来的一套电子系统设计的软硬件工具，并设计先进的电子系统设计方法。本文介绍了以FPGA为基础的四路抢答器的设计，此次设计是一个有4组抢答输入，并具有抢答计时控制，到时报警以及时间显示等功能的通用型抢答器。此次设计它以VHDL硬件描述为平台，结合动手实践完成。该抢答器分

2、为五个模块：抢答模块、计时模块、选择模块，位循环模块和译码模块。利用QuartusⅡ工具软件完成率编译仿真验证。关键词EDA、可编程逻辑器件、计数器、显示器目录一概述……………………………………………………………………………1二方案设计与论证……………………………………………………………………1三单元电路程序设计及其功能验证…………………………………………………2（一）抢答锁存模块的设计……………………………………………………2（二）计时模块的设计……………………………………………………………4（三）数据选择模块的设计…………………………………………………

3、……5（四）译码模块的设计…………………………………………………………6（五）位循环模块的设计…………………………………………………………8四完整电路设计与分析………………………………………………………………9（一）主电路图……………………………………………………………………9（二）时序仿真图…………………………………………………………………9（三）芯片引脚分布图……………………………………………………………10五性能测试与分析…………………………………………………………………10六实验设备…………………………………………………………………………10七心得

4、体会…………………………………………………………………………10八参考文献…………………………………………………………………………11课程设计任务书课题名称竞赛枪答器设计完成时间2012.12.16指导教师胡辉职称副教授学生姓名郭思华班级B10212总体设计要求和技术要点总体设计要求：通过本课程的学习使学生掌握可编程器件、EDA开发系统软件、硬件描述语言和电子线路设计与技能训练等各方面知识；提高工程实践能力；学会应用EDA技术解决一些简单的电子设计问题。技术要点：抢答器同时供4名选手或4个代表队比赛，分别用4个按钮设计一个4路智力竞赛抢答器，具体设计要求如

5、下：1.设置一个系统清除和抢答控制开关S，该开关由主持人控制。2．抢答器具有锁存与显示功能。即选手按动按钮，锁存相应的编号，并在LED数码管上显示，同时扬声器发出报警声响提示。选手抢答实行优先锁存，优先抢答选手的编号一直保持到主持人将系统清除为止。3.抢答器具有定时抢答功能，且一次抢答的时间由主持人设定（如30秒）。当主持人启动“开始”键后，定时器进行减计时，同时扬声器发出短暂的声响，声响持续的时间0.5秒左右。4.参赛选手在设定的时间内进行抢答，抢答有效，定时器停止工作，显示器上显示选手的编号和抢答的时间，并保持到主持人将系统清除为止。5.如果定时时间已

6、到，无人抢答，本次抢答无效，系统报警并禁止抢答，定时显示器上显示00。工作内容及时间进度安排工作内容：1、各模块编程及编译、波形仿真、整体电路的连接及仿真。2、下载到实验箱，验证结果。进度安排：14周周一到周五上机编写程序。15周周六在实验室调试程序周日下载验证，做硬件实验。课程设计成果1．与设计内容对应的软件程序，时序仿真图，对应生成的逻辑器件。2．课程设计报告书3．成果使用说明书4．设计工作量要求一、概述抢答器主要由抢答模块、计时模块、选择模块，位循环模块和译码模块组成。在整个抢答器中主持人在抢答前设置好抢答时间,在复位开始按键按下后,抢答器开始倒计时

7、,若在计时时间内无人抢答,则抢答器报警提示,若在计时过程中有人抢答,则数码管显示第一个抢答的人的编号,同时停止计时。抢答器共有3个输出显示，选手代号、计数器的个位和十位，他们输出全都为BCD码输出，这样便于和显示译码器连接。二、方案设计与论证将该任务分成五个模块进行设计，分别为：抢答器抢答模块、抢答器计时模块、位循环模块、译码模块和选择模块。设计过程：在本次设计中，我先对整体要求进行了了解，然后根据要求将整个电路划分为5个模块，并对这5个模块的功能进行了划分，然后依据各模块功能编写程序，并对编写出的程序进行了编译以及时序仿真，若结果正确则继续进行下一个模块

8、的编写，若错误就进行修改直到结果正确。将5个模块都编写完成之后，让