eda技术实验报告19373

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1、实验一利用原理图输入法设计4位全加器一、实验目的：掌握利用原理图输入法设计简单组合电路的方法，掌握MAX+plusII的层次化设计方法。通过一个4位全加器的设计，熟悉用EDA软件进行电路设计的详细流程。二、实验原理：一个4位全加器可以由4个一位全加器构成，全加器的进位以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的低位进位输入信号cin相接。1位全加器f-adder由2个半加器h-adder和一个或门按照下列电路来实现。ABCOSOABCOSO≥1ainbincincoutsumh_adderh_adder半加器h-adder由与门、同或门和

2、非门构成。&⊙&1ABCOSOf-adderainbincincoutsumainbincincoutsumainbincincoutsumf-adderf-adderf-adderA1B1A2B2A3B3A4B4ainbincincoutsumCICOS1S2S3S4四位加法器由4个全加器构成三、实验内容：1.熟悉QuartusII软件界面,掌握利用原理图进行电路模块设计的方法。QuartusII设计流程见教材第五章:QuartusII应用向导。2.设计1位全加器原理图（1）生成一个新的图形文件（file->new->graphiceditor）（2）按照给定

3、的原理图输入逻辑门(symbol－>entersymbol)（3）根据原理图连接所有逻辑门的端口，并添加输入/输出端口（4）为管脚和节点命名：在管脚上的PIN_NAME处双击鼠标左键，然后输入名字；选中需命名的线，然后输入名字。（5）创建缺省（Default）符号：在File菜单中选择CreateSymbolFilesforCurrentFile项，即可创建一个设计的符号，该符号可被高层设计调用。3.利用层次化原理图方法设计4位全加器（1）生成新的空白原理图，作为4位全加器设计输入（2）利用已经生成的1位全加器的缺省符号作为电路单元，设计4位全加器的原理图.4.

4、新建波形文件（file->new->OtherFiles->VectorWaveformFile），保存后进行仿真（Processing->StartSimulation），对4位全加器进行时序仿真。给出波形图，并分析仿真结果是否正确。1位半加器：原理图：仿真波形：1位全加器：原理图：仿真波形：4位全加器：原理图：仿真波形：4位全加器仿真结果正确：例：0011(A)+0111(B)+0(CI)结果为1010(S)，进位CO为0。5．思考如何在原理图中输入一个总线，并与其他总线连接？先选中细线，然后右击，选”busline”,总线是以粗线条表示。与其他总线连接：例

5、如一根8位的总线bus1[7..0]欲与另三根分别为1、3、4个位宽的连线相接，则它们的标号可分别表示为bus1[0],bus1[3..1],bus1[7..4]。实验二简单组合电路的设计一、实验目的：熟悉QuartusIIVHDL文本设计流程全过程。学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。二、实验原理VHDL硬件描述语言是一种可以从多个层次上对数字逻辑电路进行建模的国际标准(IEEE),本次实验是用VHDL设计一个简单的数字组合逻辑电路，并结合QuartusII环境和实验电路进行硬件测试。三、实验内容：1）根据实验一中一位全加器的电路原理图，改

6、用VHDL语言文本输入方法，设计一位全加器，要求采用结构化的描述方法。设计完成后，利用QuartusII集成环境进行时序分析、仿真，记录仿真波形和时序分析数据。2）用VHDL语言设计一个四选一数据选择器电路。要求先设计一个二选一数据选择器mux21，然后利用元件例化语句设计四选一数据选择器mux41，同样请给出时序分析数据和仿真结果。3）硬件测试（选用器件EPF10K10Pin84）管脚锁定：1）一位全加器aPIO23(I/O19)30SW1bPIO24(I/O20)35SW2ciPIO25(I/O21)36SW3sPIO21(I/O16)27LED10coPI

7、O19(I/O8)29LED122)四选一数据选择器a1PIO2330SW1a0PIO2435SW2d3PIO2738SW5d2PIO2839SW6d1PIO2947SW7d0PIO3042SW8yout29LED12四、思考题比较原理图输入法和文本输入法的优缺点。实验结果：一位全加器的VHDL描述：半加器的VHDL描述：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYh_adderISPORT(a,b:INSTD_LOGIC;co,so:OUTSTD_LOGIC);ENDENTITYh_adder;ARCHITECTU

8、REfh1OFh_add