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1、计算机组成原理专周报告成都电子机械高等专科学校计算机工程系第9页`目录一、项目名称1二、实验目的1三、不恢复余数的阵列除法器介绍1四、逻辑流程图及原理3算法流程3粗框图4CSA逻辑结构图4原理分析5五、实例结果及求解过程8实例结果图8实例求解过程9六、心得体会：10第9页计算机组成原理专周报告一、项目名称原码阵列除法器二、实验目的1）理解原码阵列除法运算的规则。2）掌握原码阵列除法器设计思想，设计一个原码阵列除法器。3）熟悉proteus7professional软件的使用。4）复习巩固课堂知识，将所学知识运用于实际，做到学以致用。三、不恢复余数的阵列除法器介绍阵列式除法器是一种并行运算
2、部件，采用大规模集成电路制造，与早期的串行除法器相比,阵列除法器不仅所需的控制线路少，而且能提供令人满意的高速运算速度。阵列除法器有多种多样形式，如不恢复余数阵列除法器，补码阵列除法器等等。我们所用到的就是不恢复余数的阵列除法器。设：所有被处理的数都是正的小数（仍以定点小数为例）。不恢复余数的除法也就是加减交替法。在不恢复余数的除法阵列中,每一行所执行的操作究竟是加法还是减法,第9页取决于前一行输出的符号与被除数的符号是否一致。当出现不够减时,部分余数相对于被除数来说要改变符号。这时应该产生一个商位“0”,除数首先沿对角线右移,然后加到下一行的部分余数上。当部分余数不改变它的符号时,即产
3、生商位“1”,下一行的操作应该是减法。图（四）示出了(4位÷4位)的不恢复余数阵列除法器的逻辑原理图。由图看出,该阵列除法器是用一个可控加法/减法(CAS)单元所组成的流水阵列来实现的。推广到一般情况，一个(n＋1)位除(n＋1)位的加减交替除法阵列由(n＋1)2个CAS单元组成，其中两个操作数(被除数与除数)都是正的。单元之间的互连是用n＝3的阵列来表示的。这里被除数X是一个6位的小数(双倍长度值)：X＝0.A1A2A3A4A5A6它是由顶部一行和最右边的对角线上的垂直输入线来提供的。除数Y是一个3位的小数：Y＝0.B1B2B3它沿对角线方向进入这个阵列。这是因为，在除法中所需要的部分
4、余数的左移，可以用下列等效的操作来代替：即让余数保持固定，而将除数沿对角线右移。商Q是一个3位的小数：Q＝0.Q1Q2Q3 它在阵列的左边产生。余数r是一个6位的小数：r＝0.00r0r1r2r3 它在阵列的最下一行产生。第9页四、逻辑流程图及原理算法流程开始
5、X
6、→A,
7、Y
8、→B1→P,4→NA-B→A0→Q1→QN=N-1A+B→AA-B→A左移一位结束符号位=0？N=0？YNYN图（一）原码阵列除法器算法流程图第9页粗框图图（二）原码阵列除法器逻辑粗框余数r=r0r1r2r3CASCASCASCASCASCASCASCASCASCASCASCASCASCASCASCASB0B1B
9、2B3A0A1A2A3A4A5A6Q1Q2Q3Q0Q3Q2Q1Q0r3r2r1r0CSA逻辑结构图图（三）CSA逻辑结构图第9页原理分析可控加法/减法(CAS)单元，包含一个全加器和一个控制加减的异或门，也就是电路图上的一个74ls86和一个7482的组合，它用于并行除法流水逻辑阵列中，它有四个输出端和四个输入端。本位输入Ai及Bi，低位来进位（或借位）信号Ci，加减控制命令P；输出本位和（差）Si及进位信号Ci+1，除数Bi要供给各级加减使用，所以又输往下一级。当输入线P＝0时，CAS作加法运算；当P＝1时，CAS作减法运算。CAS单元的输入与输出的关系可用如下一组逻辑方程来表示：Si
10、＝Ai⊕(Bi⊕P)⊕CiCi＋1＝(Ai＋Ci)•(Bi⊕P)＋AiCi（1）当P＝0时,方程式(2.32)就等于式(2.23),即得我们熟悉的一位全加器(FA)的公式：Si＝Ai⊕Bi⊕CiCi＋1＝AiBi＋BiCi＋AiCi当P＝1时,则得求差公式：Si＝Ai⊕Bi⊕CiCi＋1＝AiBi＋BiCi＋AiCi其中Bi＝Bi⊕1在减法情况下，输入Ci称为借位输入，而Ci+1称为借位输出。为说明CAS单元的实际内部电路实现,将方程式(1)第9页加以变换,可得如下形式：Si＝Ai⊕(Bi⊕P)⊕Ci＝AiBiCiP＋AiBiCiP＋AiBiCiP＋AiBiCiP＋AiBiCiP＋AiB
11、iCiP＋AiBiCiP＋AiBiCiPCi＋1＝(Ai＋Ci)(Bi⊕P)＋AiCi ＝AiBiP＋AiBiP＋BiCiP＋BiCiP＋AiCi 在这两个表达式中,每一个都能用一个三级组合逻辑电路(包括反向器)来实现。因此每一个基本的CAS单元的延迟时间为3T单元。原码除法先取绝对值相除，A0与B0同号，均为0，第一行应执行0．A1A2A3-0．B1B2B3，所以该行的控制电位P1＝１，并将这个1作为第一行末位的初始进位输入
