集成电路实习报告1

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1、长安大学集成电路实习报告院系：电控学院电子科学与技术系专业名称：电子科学与技术班级：24050601学号：2405060136学生姓名：钱德亮指导教师：邱彦章肖剑15一、实习目的通过集成电路实习，掌握数字集成电路的设计流程和前端设计方法；熟悉Synopsys公司的电路仿真工具VCS和逻辑综合工具DC，完成密勒解码器的设计。二、实习时间2009年11月30日～2009年12月11日三、实习地点国家集成电路设计西安产业化基地四、实习内容密勒解码器设计一、题目：设计一个密勒解码器电路二、输入信号：1．DIN：输入数据2．CLK：频率为2M

2、Hz的方波，占空比为50％3．RESET：复位信号，低有效三、输入信号说明：输入数据为串行改进密勒码，每个码元持续时间为8μs，即16个CLK时钟；数据流是由A、B、C三种信号组成；A：前8个时钟保持“1”，接着5个时钟变为“0”，最后3个时钟为“1”。B：在整个码元持续时间内都没有出现“0”，即连续16个时钟保持“1”。C：前5个时钟保持“0”，后面11个时钟保持“1”。改进密勒码编码规则如下：如果码元为逻辑“1”，用A信号表示。如果码元为逻辑“0”，用B信号表示，但以下两种特例除外：如果出现两个以上连“0”，则从第二个“0”起用

3、C信号表示；如果在“通信起始位”之后第一位就是“0”，则用C信号表示，以下类推；“通信起始位”，用C信号表示；“通信结束位”，用“0”及紧随其后的B信号表示。“无数据”，用连续的B信号表示。输入数据信号示例如下：（S代表“通信起始位”，E代表“通信结束位”）注意：当DIN为“1”时，CLK信号为连续的2MHz方波；当DIN为“0”时，CLK信号为“0”。输入数据信号总是在CLK信号的下降沿变化。为便于理解，特将A信号图示如下：DIN：CLK：四、输出信号：1．DOUT：输出数据151．DATA＿EN：输出数据使能信号2．BIT＿EN

4、：码元使能信号五、输出信号规定：DATA＿EN：DOUT：0100101BIT＿EN：DATA＿EN信号从“0”变为“1”到变回“0”，表示收到一帧完整的数据，DOUT和BIT＿EN只有在DATA＿EN为“1”时才是有效的；BIT＿EN信号为“1”时，DOUT的值即为当前码元。上图表示解码结果为0100101。注意，“通信起始位”和“通信结束位”在输出信号中必须消去。六、设计要求●设计一个密勒解码电路，输入信号为如下4帧数据：10010110、00010100、10100101、00100111（与前面输入数据信号示例相同），正确完

5、成解码，并使输出信号符合规定。●可不考虑错码。●请首先提供书面设计方案1．总体设计框图图1－1：总体设计框图2．总体设计思路说明整个系统分为两个模块：检测模块和解码模块。检测模块主要完成从输入串行序列判断出A，B或C信号，并分别输出脉冲标志脉冲串Signal_A，Signal_B和Signal_C；同时，当检测到任一信号时，BIT_EN_temp输出一个高脉冲。解码模块根据检测模块输出的三个标志脉冲进行0/1解码，输出最终的密勒解码数据DOUT；同时，输出DATA_EN和BIT_EN两个标志信号。3．各个模块设计及时序关系说明3．1

6、检测模块15由于时钟不完整，我们只能计算高电平个数，假设count为输入数据低电平之间高电平的个数；分析发现，根据前一个信号状态与count的值可以判定下一个信号状态，如下表所示：表一：计数值与对应信号状态当前信号Count值下一个信号C11C19A>19(27/35/>35)B(BC/BA/BB)结束A11A>11(19/27/>27)B(BC/BA/BB)B19（从A转入）C27（从A转入）A>27B结束其中AC两信号相连不存在，CB或BB代表一帧数据结束。因此检测模块处理流程包含三个部分：计数部分，信号状态转移部分和检测输出部

7、分。计数部分：系统复位后处于B状态，设定一个5位寄存器count_temp，每个CLK上升沿进行计数，记满后保持原值不变（此时必定处于无效状态）；当DIN＝0时，一次计数完成，将count_temp的值赋给count保存，同时count_temp清零，准备下一次计数；count值送入“信号状态转移部分”，与当前信号一起判断下一个信号状态。这里要注意，当下一状态为B时，状态改变了但计数值没有清零(DIN＝0时count才清零)，如对于A状态，如果count>12（则下个状态是B），则将count_temp的值先保存，以得到B状态。然后

8、再在B状态中根据count_temp最终的值，判断下一个状态。信号状态转移部分：如图2－1所示(参考表一)图2－1：信号状态转移图检测输出部分：15若状态为A或C时，且在下一CLK上升沿，count_temp变为1，说明count_t