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《de2 实验练习解答—lab 3：锁存器、触发器和寄存器(digital logic)(de2)(quartus ii)》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。
1、http://www.cnblogs.com/halflife/archive/2010/04/23/1718989.html本练习的目的是研究锁存器、触发器和寄存器。PartIRS锁存器Altera的FPGA含有可供用户使用的触发器电路。在PartIV演示如何使用它。这里探讨如何不使用专用触发器来创建存储单元。图1描述了门控锁存器电路。可用门级电路或表达式来描述。part1.v//rs锁存器门级描述1//part1:rs_ff2modulers_ff(q,r,s,clk);3inputclk,r,s;4outputq;56wirer_g,s
2、_g,qa,qb/*synthesiskeep*/;78and(r_g,r,clk);9and(s_g,s,clk);10nor(qa,r_g,qb);11nor(qb,s_g,qa);1213assignq=qa;1415endmodule16其中/*synthesiskeep*/是编译指令，用来指定每个信号用一个单独的逻辑单元实现。RTLViewer查看结果如下：图2未加编译指令的RTL图图3图2的内部结构图5图4的内部结构图4加上编译指令的RTL图图6RS锁存器功能仿真结果图7RS锁存器时序仿真结果PartII门控D锁存器如图8所示：图
3、8门控D锁存器1.新建一个工程。为门控D锁存器创建类似PartI中的代码，分析。part2.v门控锁存器1//part2top_levelfile2moduletop_level(SW,LEDR0);3input[1:0]SW;//clk&d4outputLEDR0;//q56gated_d_latch(LEDR0,SW[0],SW[1]);78endmodule9101//part2.vgatedd_latch2modulegated_d_latch(q,d,clk);3inputd,clk;4outputq;56wirer,s_g,r_g
4、,qa,qb/*synthesiskeep*/;78nand(s_g,d,clk);9nand(r_g,r,clk);10not(r,d);11nand(qa,s_g,qb);12nand(qb,r_g,qa);1314assignq=qa;1516endmodule逻辑单元映射结果：图9TechnologyMapViewer结果仿真：图10功能仿真结果图11时序仿真结果2.另建一个工程，新建一个顶层文件，定义相应的输入/出引脚，使用D锁存器，在DE2上验证。指定引脚：ＳＷ０ｄＳＷ１ｃｌｋＬＥＤＲ０ｑ小结：锁存器是电平敏感型电路，Ｄ锁存器的优
5、点在于不可能出现Ｓ＝Ｒ＝１这个麻烦状态。Part ＩＩＩ 主从Ｄ触发器图１２ 主从Ｄ触发器ｐａｒｔ３.ｖ 主从Ｄ触发器1//part3.vmaster_slavedff2modulems_dff(SW,LEDR0);//Qm);3input[1:0]SW;4outputLEDR0;5//outputQm;67wireqm,qs;89gated_d_latchum(qm,SW[0],SW[1]);10gated_d_latchus(qs,qm,~SW[1]);1112assignLEDR0=qs;13//assignQm=qm;1415endm
6、odule仿真：图１３ 主从Ｄ触发器功能仿真结果Ｐａｒｔ ＩＶ 三种存储单元电平敏感存储元件与跳变沿触发的存储元件之间的比较。图１４ 三种存储元件ｐａｒｔ４.ｖ 代码1//part4top_levelfile2modulesu_3(d,clk,qa,qb,qc);3inputd,clk;4outputqa,qb,qc;56d_latchul(d,clk,qa);7dff_pudp(d,clk,qb);8dff_nudn(d,clk,qc);910endmodule1112//dff_p13moduledff_p(d,clk,q);14inpu
7、td,clk;15outputq;1617wireqm,qs;1819d_latchum(d,~clk,qm);20d_latchus(qm,clk,qs);2122assignq=qs;2324endmodule2526//dff_n27moduledff_n(d,clk,q);28inputd,clk;29outputq;3031wireqm,qs;3233d_latchum(d,clk,qm);34d_latchus(qm,~clk,qs);3536assignq=qs;3738endmodule3940//Dlatch41module
8、d_latch(d,clk,q);42inputd,clk;43outputregq;4445always@(d,clk)46if(clk)47q=d;4849en
