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1、Lmj数字系统课程设计报告书课题名称基于FPGA的数字钟设计院系姓名学号专业班级指导教师设计时间Lmj目录摘要…………………………………………………………………………………11设计目的………………………………………………………………………22设计内容及要求………………………………………………………………23系统整体方案及设计原理…………………………………………………34各模块电路设计与实现……………………………………………………44.1分频模块设计与实现………………………………………………………44.
2、1.1分频模块图4.1.2分频模块程序4.2计数器模块设计与实现……………………………………………………54.2.1计数模块图4.2.2秒计数器程序4.2.3分计数器程序4.2.4时计数器程序4.31602显示驱动模块设计与实现…………………………………………104.3.11602显示驱动模块图4.3.21602显示驱动模块程序5系统仿真及硬件下载………………………………………………………175.1系统仿真（步骤，总原理图，仿真图）…………………………………175.1.1系统仿真步骤5.1.2总原理图
3、5.1.3仿真图5.2硬件下载（引脚分配，下载步骤）………………………………………185.2.1引脚分配5.2.2下载步骤6设计总结………………………………………………………………………21参考文献…………………………………………………………………………21Lmj摘要随着微电子技术、计算机技术、半导体技术的发展，很多传统的数字门电路设计已经被可编程逻辑器件代替。而相对于传统的模拟控制技术，也被数字控制系统所代替。作为可编程逻辑器件的硬件描述语言VerilogHDL,由于它具有类似于通用C语言的风格，被
4、不少FPGA开发者所推崇。在数字控制这个领域，FPGA的应用也越来越广泛，因此，作为硬件描述语言VerilogHDL就显示出了它的重要性。它是一种全方位的硬件描述语言，具有极强的描述能力，能支持系统行为级、寄存器传输级和逻辑门级这三个不同层次的设计；支持结构、数据流、行为三种描述形式的混合描述，覆盖面广，抽象能力强，因此在实际应用中越来越广泛。本设计为一个数字钟，一个具有“时”、“分”、“秒”显示的计时器,（23时59分59秒）。它采用EDA技术，以硬件描述语言Verilog为系统逻辑描述手段设计文件
5、，在QUARTUSII工具软件环境下，采用自顶向下的设计方法，由各个基本模块共同构建了一个基于FPGA的数字钟。关键词：数字钟硬件描述语言VerilogHDLFPGA第20页Lmj1.设计目的1.掌握利用EDA开发工具QUARTUSII进行可编程逻辑器件设计的方法； 2.掌握用FPGA进行计数器设计的方法； 3.熟练掌握可编程逻辑器件的原理图输入层次化设计方法； 4．掌握利用QUARTUSII进行软件仿真及对可编程逻辑器件进行硬件下载的方法；5.进一步巩固所学的理论知识，提高运用所学知识分析和解决实际
6、问题的能力。2.设计内容及要求 1.设计一个具有“时”、“分”、“秒”显示的计时器,（23时59分59秒）；2.“秒电路”、“分电路”均为00—59的六十进制计数、译码、显示电路；3.“时电路”为00—23的二十四进制计数、译码、显示电路；4.该实验是基于FPGA的设计，采用VerilogHDL进行系统功能描述，采用自顶向下的设计方法，用QUARTUSⅡ软件进行仿真测试。第20页Lmj3.系统整体方案及设计原理如下图（3.1）所示，该系统框图由6个模块组成，分别为：秒、分、时计数器模块，分频器模块（f
7、p20m），计数器显示模块，1602显示驱动模块（lcd_1602_drive）。工作原理是:基准脉冲输入信号同时加到秒、分、时的脉冲输入端，采用并行计数的方式，秒的进位接到分的使能端上，分的进位接到时的使能端上，完成秒、分、时的循环计数。要求输入信号有1kHz／1Hz时钟信号、低电平有效的调秒信号set_state、低电平有效的调分信号min_state、低电平有效的调时信号hour_state。图3.1第20页Lmj4.各模块电路设计与实现4.1分频模块设计与实现4.1.1分频模块图图（4.1）分
8、频模块图4.1.2分频模块程序//输入频率：20MHz//输出频率：1Hz,1000Hzmodulefp20m(clk,clk1,clk4,clk1000,clk6m);inputclk;outputclk1,clk4,clk1000,clk6m;regclk1,clk4,clk1000,clk6m;reg[25:0]cnt,cnt1,cnt2,cnt3;always@(posedgeclk)//1Hz分频beginif(cnt>=9999999)//从
