高速缓冲存储器的设计与实现

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1、制造与设计魏素英等:高速缓冲存储器的设计与实现高速缓冲存储器的设计与实现魏素英,彭洪,林正浩(同济大学微电子中心上海200092)摘要:随着芯片集成度的提高,在高速CPU与低速内存之间插入有缓冲作用的速度较快、容量较小的高速缓冲存储器,解决了两者速度的平衡和匹配问题,对微处理器整体性能有很大提高。本文从高速缓存的结构和基本理论出发,理论结合实际,介绍了32位高性能、低功耗嵌入式微处理器中高速缓存的实现方法,从RTL设计到版图设计的各个部分进行了论述,并介绍了该模块全定制部分电路和版图的实现。关键词:32位嵌入式CP

2、U;高速缓存;基本结构;全定制;电路和版图设计中图分类号:TP343文献标识码:B文章编号:1004373X(2005)1808603DesignandImplementationofCacheMemoryWEISuying,PENGHong,LINZhenghao(MicroelectronicsCenter,TongjiUniversity,Shanghai,200092,China)Abstract:ThecachebetweenhighspeedCPUandlowspeedsystemmemorycanpr

3、ovideaprimarypoolofreusableinstructionsanddatathatcanaccessmorefrequentlybytheprocessor,thismethodwillsolvethespeedmatchingbetweenCPUandsystemmemo-ryandhasadirecteffectonthemicroprocessorperformance.Thispaperintroducesthecachedesignof32bembeddedCPUwithhighperf

4、ormanceandlowpowerconsumption,anddescribestheimplementationoffullcustomcircuitandlayoutinthismodule.Keywords:32bembeddedCPU;cache;basicstructure;fullcustom;circuitandlayoutdesign早期计算机的CPU与主存的工作速度较为接近,主存的速度并不影响整机的运算速度。随着IC设计和半导体制造工艺的发展,CPU的运行速度远高于主存的速度。这要求系统中主存

5、的存取速度提高,存储容量增大。而主存储器一般采用DRAM(动态随机存储器),其容量的提高是比较快的,但是读取速度的提高却很慢,因此在速度上与CPU主频的提高产生了不相配的情况。为解决高速CPU与低速内存之间的速度差异,最经济、有效的方法是在两者之间插入容量不大但操作速度很高的存储器高速缓存(Cache),起到缓冲作用,使CPU既可以以较快速度存取Cache中的数据,又不使系统成本过高。图1Cache的逻辑结构1基本原理CPU提供给Cache的地址是主存的地址,要访问Cache由控制和存储器2部分组成,如图1所示,其

6、Cache,就必须将这个地址变换成Cache的地址,这种地址[1]中虚线框内为控制部分。Cache的存储器中存放着主存的变换为地址映射,Cache的地址映射有如下3种:部分拷贝,其控制部分有3个功能[1]:(1)直接映射(1)判断要访问的数据是否在Cache中,若在,为命一种最简单而又直接的映射方法,指主存中每个块只中;否则,为未命中。能映射到Cache的一个特定的块。在该方法中,Cache块(2)命中时,进行Cache的寻址。地址j和主存块地址i的关系为:j=imodCb来计算,其中(3)未命中时,按替换原则,确

7、定主存中的信息块要Cb是Cache的块数。这样,整个Cache地址与主存地址的读入到Cache中的哪个信息块空间。低位部分完全相同。图1的块地址变换部件收到CPU送来的主存块地址后,根据映射函数及标记,就能判断出访收稿日期:20050618问是否命中。直接映射法的优点是所需硬件简单,只需要86《现代电子技术》2005年第18期总第209期
集成电路TM容量较小的按地址访问的区号标志表存储器和少量比较基于MIPS324Kc指令集,本课题在研究、开发高性电路;缺点是Cache块冲突概率较高,只要有两个或两个能低功耗的

8、32位嵌入式微处理器芯片中,Cache的设计以上经常使用的块恰好被映射到Cache中的同一个块位采用哈佛总线结构,支持4kB指令Cache和4kB数据置时,就会使Cache命中率急剧下降。Cache的并发访问,访问方式为用虚拟地址作行(块)索(2)全相联映射引、用物理地址作比较标记(virtualindexed,physical这种映射方式允许主存的每一块信