vlsi电路设计课设2011

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1、VLSI电路设计课设2011本文由fybysys贡献pdf文档可能在WAP端浏览体验不佳。建议您优先选择TXT，或下载源文件到本机查看。VLSI电路设计ⅠVHDL语言基础2011.3主要内容硬件描述语言简介VHDL基本结构VHDL数据和表达式VHDL描述语句系统仿真综合硬件描述语言HDLHardwareDescriptionLanguage广义地说，描述电子实体的语言：逻辑图，电路图。硬件描述语言能在高层设计阶段描述硬件。起源：大规模电路的出现，使得逻辑图、布尔方程不太适用，需要在更高层次上描述系统；出现多种HDL语言，为便于信息交换和维护，出现工业标准。?分类：VHDL、VerilogHDL

2、等。硬件描述语言HDLHDL语言的特点用HDL语言设计电路能够获得非常抽象的描述–用HDL描述电路设计，在设计的前期就可以完成电路功能级的验证–用HDL设计电路类似于计算机编程。带有注解的文字描述更有利于电路的开发与调试能提供HDL模拟器的公司：Cadence、Altera、MentorGraphics、Synopsys等大型EDA公司和专门公司–学习HDL的几点重要提示了解HDL的可综合性问题HDL有两种用途：系统仿真和硬件实现。如果程序只用于仿真，那么几乎所有的语法和编程方法都可以使用。但如果我们的程序是用于硬件实现（例如：用于FPGA设计），那么我们就必须保证程序“可综合”（程序的功能可

3、以用硬件电路实现）。不可综合的HDL语句在软件综合时将被忽略或者报错。我们应当牢记一点：“所有的HDL描述都可以用于仿真，但不是所有的HDL描述都能用硬件实现。”用硬件电路设计思想来编写HDL学好HDL的关键是充分理解HDL语句和硬件电路的关系。编写HDL，就是在描述一个电路，我们写完一段程序以后，应当对生成的电路有一些大体上的了解，而不能用纯软件的设计思路来编写硬件描述语言。要做到这一点，需要我们多实践，多思考，多总结。语法掌握贵在精，不在多30%的基本HDL语句就可以完成95%以上的电路设计，很多生僻的语句并不能被所有的综合软件所支持，在程序移植或者更换软件平台时，容易产生兼容性问题，也不

4、利于其他人阅读和修改。建议多用心钻研常用语句，理解这些语句的硬件含义，这比多掌握几个新语法要有用的多。VHDLvs.VerilogHDL●VHDL和VerilogHDL都是用于逻辑设计的硬件描述语言并且都已成为IEEE标准。VHDL是在1987年成为IEEE标准，VerilogHDL则在1995年才正式成为IEEE标准。●VHDL和VerilogHDL共同的特点：◆能形式化地抽象表示电路的行为和结构◆支持逻辑设计中层次与范围的描述，可借用高级语言的精巧结构来简化电路行为的描述◆具有电路仿真与验证机制以保证设计的正确性◆支持电路描述由高层次到低层次的综合转换◆硬件描述与实现工艺无关，有关工艺参数

5、可通过语言提供的属性包括进去便于文档管理，易于理解和设计重用。VHDLvs.VerilogHDLVerilogHDL和VHDL又各有其自己的特点：◆VerilogHDL拥有更广泛的设计群体，成熟的资源也远比VHDL丰富◆VerilogHDL是一种非常容易掌握的硬件描述语言（类C语言），而掌握VHDL设计技术就相对比较困难（语法要求严格）◆一般认为VerilogHDL在系统级抽象方面比VHDL略差一些而在门级开关电路描述方面比VHDL强得多◆大学、研究机构更多使用VHDL，而工业界更多使用VerilogHDLVHDLvs.VerilogHDL■五年前，设计者使用Verilog和VHDL的情况●美

6、国：Verilog:60%,VHDL:40%●台湾：Verilog:50%,VHDL:50%■目前，设计者使用Verilog和VHDL的情况●美国、台湾：Verilog:80%,VHDL:20%■两者的区别●VHDL侧重于系统级描述，从而更多的为系统级设计人员所采用●Verilog侧重于电路级描述，从而更多的为电路级设计人员所采用VHDLvs.VerilogHDLVHDL简介1980由美国国防部(DOD)推动作为VHSIC计划的一部分；1983IBM、Ti和Intermetrics公司的工程师开发一种新的基于语言的设计方法的规范；1985VHDL的第一个公开Version7.2；1987VHD

7、L成为标准，IEEE1076-1987；VHDL标准程序包，IEEE1164；美国国防部要求所有的电子设计使用VHDL描述，并决定在F-22战斗机项目中使用VHDL。1994发布VHDL增强标准，IEEE1076-1993；1996完全符合IEEE1076’93的VHDL商业仿真器和综合器发布；用于综合工具的程序包IEEE1076.3；IEEE1076.4(VITAL)，用于ASIC和FPGA建库