最新整理版_eda技术与vhdl第三章课后习题答案_第3版_潘松_黄继业

《最新整理版_eda技术与vhdl第三章课后习题答案_第3版_潘松_黄继业》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。

1、第3章VHDL基础3-1：画出与下例实体描述对应的原理图符号元件：ENTITYbuf3sIS--实体1：三态缓冲器PORT(input:INSTD_LOGIC;--输入端enable:INSTD_LOGIC;--使能端output:OUTSTD_LOGIC);--输出端ENDbuf3x;ENTITYmux21IS--实体2：2选1多路选择器PORT(in0,in1,sel:INSTD_LOGIC;output:OUTSTD_LOGIC);3-1.答案3-2.图3-30所示的是4选1多路选择器，试分别用IF_THEN语句和CASE语句的表达方

2、式写出此电路的VHDL程序。选择控制的信号s1和s0的数据类型为STD_LOGIC_VECTOR；当s1='0'，s0='0'；s1='0'，s0='1'；s1='1'，s0='0'和s1='1'，s0='1'分别执行y<=a、y<=b、y<=c、y<=d。3-2.答案LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYMUX41ISPORT(s:INSTD_LOGIC_VECTOR(1DOWNTO0);--输入选择信号a,b,c,d:INSTD_LOGIC;--输入信号y:OUTSTD_LOGIC);

3、--输出端ENDENTITY;ARCHITECTUREARTOFMUX41ISBEGINPROCESS(s)BEGINIF(S="00")THENy<=a;ELSIF(S="01")THENy<=b;ELSIF(S="10")THENy<=c;ELSIF(S="11")THENy<=d;ELSEy<=NULL;ENDIF;EDNPROCESS;ENDART;LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYMUX41ISPORT(s:INSTD_LOGIC_VECTOR(1DOWNTO0);--输入选

4、择信号a,b,c,d:INSTD_LOGIC;--输入信号y:OUTSTD_LOGIC);--输出端ENDMUX41;ARCHITECTUREARTOFMUX41ISBEGINPROCESS(s)BEGINCASEsISWHEN“00”=>y<=a;WHEN“01”=>y<=b;WHEN“10”=>y<=c;WHEN“11”=>y<=d;WHENOTHERS=>NULL;ENDCASE;ENDPROCESS;ENDART;3-3.图3-31所示的是双2选1多路选择器构成的电路MUXK，对于其中MUX21A，当s='0'和'1'时，分别有y<

5、='a'和y<='b'。试在一个结构体中用两个进程来表达此电路，每个进程中用CASE语句描述一个2选1多路选择器MUX21A。3-3.答案LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYMUX221ISPORT(a1,a2,a3:INSTD_LOGIC_VECTOR(1DOWNTO0);--输入信号s0,s1:INSTD_LOGIC;outy:OUTSTD_LOGIC);--输出端ENDENTITY;ARCHITECTUREONEOFMUX221ISSIGNALtmp:STD_LOGIC;BEGIN

6、PR01:PROCESS(s0)BEGINIFs0=”0”THENtmp<=a2;ELSEtmp<=a3;ENDIF;ENDPROCESS;PR02:PROCESS(s1)BEGINIFs1=”0”THENouty<=a1;ELSEouty<=tmp;ENDIF;ENDPROCESS;ENDARCHITECTUREONE;ENDCASE;3-4.下图是一个含有上升沿触发的D触发器的时序电路，试写出此电路的VHDL设计文件。3-4.答案LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYMULTIISPO

7、RT(CL:INSTD_LOGIC;--输入选择信号CLK0:INSTD_LOGIC;--输入信号OUT1:OUTSTD_LOGIC);--输出端ENDENTITY;ARCHITECTUREONEOFMULTIISSIGNALQ:STD_LOGIC;BEGINPR01:PROCESS(CLK0)BEGINIFCLK‘EVENTANDCLK=’1’THENQ<=NOT(CLORQ);ELSEENDIF;ENDPROCESS;PR02:PROCESS(CLK0)BEGINOUT1<=Q;ENDPROCESS;ENDARCHITECTUREONE

8、;ENDPROCESS;3-5.给出1位全减器的VHDL描述。要求：(1)首先设计1位半减器，然后用例化语句将它们连接起来，图3-32中h_suber是半减器，diff是输出差，