抢答器电路设计报告

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1、抢答器电路设计报告目录一、设计任务和要求2二、设计的方案的选择与论证2三、电路设计计算与分析31．抢答电路的设计32．定时电路的设计63．报警电路的设计94．计分电路的设计13四．电路仿真141.仿真软件的介绍142.设计困难、解决方案143.总电路的仿真15五.总结及心得17六.元器件表17七.参考文献1818一、设计任务和要求（1）可容纳八组参赛的数字式抢答器。（2）电路具有第一抢答信号的鉴别与保持功能。（3）抢答优先者声光提示。（4）回答计时与计分。二、设计的方案的选择与论证我的设计选择的是数字电路设计显示电路锁存器抢答按钮优先编码电路报警电路控制电路控制开关显示电路定时电路

2、秒脉冲产生电路显示电路计分电路18接通电源后，主持人将开关拨到"清零"状态，抢答器处于禁止状态，编号显示器灭灯，定时器显示设定时间；主持人将开关置;开始"状态，宣布"开始"抢答器工作。定时器倒计时，扬声器给出声响提示。选手在定时时间内抢答时，抢答器完成：优先判断、编号锁存、编号显示、扬声器提示。当一轮抢答之后，禁止二次抢答、定时器显示剩余时间。如果再次抢答必须由主持人再次操作"清除"和"开始"状态开关。一、电路设计计算与分析1．抢答电路的设计优先编码器是8线输入3线输出的二进制译码器，其作用是将输入I0~I7这8个状态分别编成8个二进制输出。其功能如下表所示。由表中可看出74LS1

3、48的输入为低电平有效。优先级别从I7至I0递降。另外它有输入使能Ys和YEX。①ST=0允许编码，ST=1禁止编码，此时输出Y2Y1Y0=111②Ys主要用于多个编码器的级联控制，即Ys总是接在优先级别低的相邻编码器的ST端。当优先级别高的编码器允许编码，而无输入申请时，Ys=0，从而允许优先级别低的相邻编码器工作；反之若优先级别高的编码器有编码时，Ys=1，禁止相邻级别低的编码器工作。③YEX为输出标志位，YEX=0表示Y2Y1Y0是编码输出，YEX=1表示Y2Y1Y0不是编码输出。1874LS148功能表74LS279管脚图74LS279真值表1874LS48管角图抢答电路总

4、电路图182．定时电路的设计（1）抢答器具有定时抢答功能，且一次抢答的时间由主持人设定（如60秒）。当主持人启动"开始"键后，定时器进行减计时。（2）参赛选手在设定的时间内进行抢答，抢答有效，定时器停止工作，显示器上显示选手的编号和抢答的时间，并保持到主持人将系统清除为止。在这段时间内，如果定时时间已到，无人抢答，本次抢答无效，系统报警并禁止抢答，定时显示器上显示00。74LS160是十进制计数器也就是说它只能记十个数从0000-1001（0-9）到9之后再来时钟就回到0。首先是clk这是时钟之后是rco这是输出，MR是复位低电频有效（图上接线前面花圈的都是低电平有效），load是

5、置数信号当他为低电平时在始终作用下读入D0到D3为了使160正常工作，ENP和ENT接1另外D0到D3是置数端Q0到Q3是输出端1874LS160真值表74LS192管脚图74LS192是十进制同步加减法计数器，具有双时钟输入，并具有清除和置数等功能，其中的14端口MR是清零端，高电平有效，在MR=0时，立即清零。在MR=1时，若11端口（置数端）为低电平，即进入置数状态。只有在置数、清零端都无效时才可能进行计数。当4号端口为高电平，而5号端口输入脉冲时，进行加计数。反之，则进行减计数。功能真值表如下：74LS192真值表当清除端CR为高电平“1”时，计数器直接清零；CR置低电平则

6、执行其它功能。当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3置入计数器。当CR为低电平，LD为高电平时，执行计数功能。执行加计数时，减计数端CPD18接高电平，计数脉冲由CPU输入；在计数脉冲上升沿进行 8421 码十进制加法计数。执行减计数时，加计数端CPU接高电平，计数脉冲由减计数端CPD输入。此实验我们用到计数器由两片74LS192 同步十进制可逆计数器构成。利用减计数RD=0,LD=0,CPD=1,实现计数器按8421码递减进行减计数。利用借位输出端BO 与下一级的CPD连接,实现计数器之间的级联。利用预置数LD端实现异步置数。当RD=0,且

7、LD=0时,不管CPU和CPD时钟输入端的状态如何,将使计数器的输出等于并行输入数据即Q3Q2Q1Q0=D3D2D1D0。对比74LS160和74LS192，74LS160是四位十进制同步计数器，直接清除，清除脉冲为低电平。有使能端P，使能端T，使能端为高电平时，时钟脉冲的上升沿计数。有一个动态进位，高电平有效。74LS192是四位十进制同步可逆计数器。清除脉冲高电平有效。双时钟，即加计数时钟和减计数时钟。有一个进位，还有一个借位位，两个位是低电平有效。而74LS16