eda课程设计郑州航院

《eda课程设计郑州航院》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。

1、郑州航空工业管理学院EDA课程设计报告题目:秒表指导教师:马鹏阁、张松炜、王春彦姓名学号2011年06月25日EDA课程设计报告一、设计任务秒表设计基本功能：1、四位数码管显示秒表，计时范围：00-00至59-99，前两位单位是秒。2、有一个开始计时、一个停止计时、一个复位按键。其他要求：1．晶振为12MHz2.采用CPLD器件为ALTERA的EPM7064SL-443．采用数码管显示二、设计方案基于CPLD的数字秒表设计，应用Verilog语言编写源程序，用QuartusⅡ对程序编译、仿真。最终下载至已焊接组合好的电

2、路中应用。实物元件清单：印制电路板一块电阻（1KΩ的4个，10KΩ的7个，220Ω的11个）三极管4个芯片ALTERA的EPM7064SL-44基对应插槽1对按键3个数码管（共阴极）1个晶振1个下载线，电源线若干电路原理图：核心控制部分：功率放大显示部分：电路工作原理：印制板电路主要分为两部分，即核心控制部分和数码显示部分。通过QuartusⅡ软件将源程序下载至电路芯片中，接通电源，由晶振提供震源，在数码显示部分（功率放大部分）显示数字秒表，通过三个按键来控制秒表显示状态。三、设计程序系统总体框图数字秒表主要有分频器、

3、计数模块、功能控制模块、势能控制模块和显示输出模块组成。系统框图下图所示（只显示程序部分）。各部分源程序及说明（一）分频模块设计所用晶振提供12MHz的震源，通过分频将其转化为要求的100Hz，程序如下：moduleint_div(clock,clk_out);//I/O口声明inputclock;//输入时钟outputclk_out;//输出时钟//内部寄存器regclk_p_r;//上升沿输出时钟regclk_n_r;//下降沿输出时钟reg[F_DIV_WIDTH-1:0]count_p;//上升沿脉冲计数器r

4、eg[F_DIV_WIDTH-1:0]count_n;//下降沿脉冲计数器//参数--分频系数parameterF_DIV=120000;//分频系数<<<<-----修改这里parameterF_DIV_WIDTH=32;//分频计数器宽度wirefull_div_p;//上升沿计数满标志wirehalf_div_p;//上升沿计数半满标志wirefull_div_n;//下降沿计数满标志wirehalf_div_n;//下降沿计数半满标志//判断计数标志位置位与否assignfull_div_p=(count_p<

5、F_DIV-1);assignhalf_div_p=(count_p<(F_DIV>>1)-1);assignfull_div_n=(count_n>1)-1);//时钟输出assignclk_out=(F_DIV==1)?clock:(F_DIV[0]?(clk_p_r&clk_n_r):clk_p_r);//上升沿脉冲计数always@(posedgeclock)beginif(full_div_p)begincount_p<=c

6、ount_p+1'b1;if(half_div_p)clk_p_r<=1'b0;elseclk_p_r<=1'b1;endelsebegincount_p<=0;clk_p_r<=1'b0;endend//下降沿脉冲计数always@(negedgeclock)beginif(full_div_n)begincount_n<=count_n+1'b1;if(half_div_n)clk_n_r<=1'b0;elseclk_n_r<=1'b1;endelsebegincount_n<=0;clk_n_r<=1'b0;en

7、dendendmodule（二）计数模块计数模块中，时钟信号是100Hz作为秒表的百分秒输入，百分秒为100进制计数器，其进位输出作为秒的计数时钟，秒为60进制计数器。控制信号控制计数器的开始、停止和至零。（三）数码显示模块：moduledecl7s(d,seg);//模块名decl7sinput[3:0]d;//输入4位二进制码output[7:0]seg;//七段译码输出reg[7:0]seg_r;//定义数码管输出寄存器assignseg=seg_r;//输出数码管译码结果always@(d)begincase(

8、d)//七段译码4'h0:seg_r=8'hc0;//显示04'h1:seg_r=8'hf9;//显示14'h2:seg_r=8'ha4;//显示24'h3:seg_r=8'hb0;//显示34'h4:seg_r=8'h99;//显示44'h5:seg_r=8'h92;//显示54'h6:seg_r=8'h82;//显示64'h7