八位cpu+ip核的研究与设计

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1、大连理工大学硕士学位论文八位CPUIP核的研究与设计姓名：王喆申请学位级别：硕士专业：控制理论与控制工程指导教师：杨素英20050301大连理工大学硕士学位论文捅要随着半导体技术和系统设计技术的发展，传统单片机由于其尺寸、功耗、一些专有特性已经难以满足一些场合的需要。SOC技术以其成本低、功耗小、集成度高的优势正广泛地应用于嵌入式系统中。本文研究了SOC的设计方法和开发技术，利用硬件描述语言，设计并实现了8位CISC结构的CPU并在FPGA上验证。论文从CPU的总体结构到局部功能的实现采用了自顶向下的设计方法和模块化的设计思想。通过对操作码和操作数的分析确定CPU的数据路径和CP

2、U的内部结构。CPU核分成ALU、控制器和功能寄存器模块三个部分。ALu采用组合电路的设计方法，支持MCS51指令集中所有算术运算和逻辑运算；控制器主要对指令码进行解析，控制管理执行单元的动作和时序，在设计中应用了微程序控制思想和状态机的设计方法；在寄存器模块中集成了构成数据路径的所有寄存器和多路选择器，这些多路选择器受控制器信号的控制，构成了数据路径中的数据传输部分。由于现代集成电路制造工艺的进步，片上可用的资源大大增加，所以整个IP核的地址和数据线采用并行设计，每个地址和数据线都走专有的通道。这样做简化了时序设计的复杂性同时提高了系统的速度。对传送到RAM的地址和数据采用双沿

3、触发的方式，在系统时钟下降沿送出地址或数据，在上升沿的时候RAM读入或写出数据，保证了系统可以稳定的读写数据。为了确保时序，系统在整体上采用同步设计，在局部利用组合电路提高速度。与MCS51单片机相比，每个指令所需要的系统时钟数仅是相同指令5l单片机的1／12，速度有了大幅度提升。系统的指令集与MCS51指令集相兼容，具有普遍的适用性。专用的RAM、ROM地址数据接口，可对256个字节的内部RAM和64K的外部ROM和RAM进行寻址。由于整个系统采用VerilogHDL的代码进行描述，可以很方便的进行接13的扩展和性能的提升。系统设计经过仿真软件的测试，在EDA工具上完成布局布线

4、，最终在FPGA上成功实现。验证结果表明系统运行比较稳定。本设计作为可移植的疋核，可以组成片上系统，用于嵌入式系统领域，具有实际意义。关键词：CPU；微程序控制嚣；FPGA；VerilogEIDL八位CPUIP核的研究与设计TheResearchandDesignforan8-bitCPUIPCoreAbstractWiththecomingofthecommunicationage，thedisadvantageofthe扛admonalSCM(SingleChipMicyoco)wasexposedbecauseofitscounaturaldefectofstructure

5、．Itsspeed,scaleandperformancecall’tmeetthemoilandmoilrequirementsfromtheusefS．ThetechnologyofSystemonaChip(SoC)iswidelyusedinembeddedsystemnowforitsadvantage．InthispaperthedesignmethodsandthetechniqueofdevelopmentforSoCisintroducedunderthiscircumstance．Furthermoretheexplorationandresearchabou

6、tthedesignandimplementationofan8-bitCISC(ComplexInstruction-SetComputing)CPUonFPGA(FieldProgrammableGatearray)alegiven．TheCPUdesignreferstotheTop-Downdesignmethodandthemodularizationideasfromglobalarchitecturedesigntolocalfunctionimplementation．Thenit’sexpoundedthathowtodesigndata-pathandstru

7、ctureofaCPUbyinslmcfion-set．TheIPcoilisdividedintothreeparts，theALUmodule，thecontrollerandspecialregisters．ALUistheexecutingunitthatthelogicalandarithmeticoperationaresupported；Controllerisbasedonmicro-programandstatemachine,whichisusedtodeco