综合课程设计布局布线

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1、电子科技大学实验报告小组成员：范鑫（2903101004）彭淼（2903101008）余灵超（2903101014）王齐尉（2903101017）指导教师：日期：2012年06月24日一、实验室名称：211楼803室二、实验项目名称：综合课程设计（EDA数字秒表设计）三:自动布局布线三、实验原理：自动布局布线是指通过astro正确的绘制电路原理图，并且要求所有元件都要标号且不能重复，所有元件都要有元件封装，所有电气对象之间都要使用导线规范正确的连接。四、实验目的：1）将前面设计的源程序转化为实际的电路原理图；2）为所设计的电路系统在实际

2、制作中的布局和布线。五、实验内容：通过astro软件对设计的电路进行布局和布线。六、实验器材（设备、元器件）：（1）计算机一台（2）astro软件七、实验步骤：1）电路板图设计；2）规划印制电路板；3）准备原理图；4）绘制电路板边界；5）导入数据；6）元器件自动布局；7）手工调整布局；8）自动布线；9）自动布线中的单面板和双面板设置。八、实验数据及结果分析：最后结果的时序：***********************************************************************************

3、AstroTimingReport**Tool:Astro*Version:W-2004.12-SP4forSUN.32--May24,2005*Design:youku_floorplan*Date:WedJun1320:01:092012******************************************************************************************************************************************************

4、****************DesignSetup**AnalysisType:MaxMin*ParasiticSource:fromLPE*LPEOperatingCond:MaxMin*LPEMode:Real_RC*WireDelay:MediumEffort*TimeBorrowing:Enabled*TimeBorrowingMethod:Standard*Preset/ClearArcs:Disabled*Recovery/RemovalArcs:Disabled*ScanEnable:Enabled*InterCloc

5、kPaths:Enabled*DefaultClock:Enabled*IdealNetworkDelay:Enabled*MixedClock/SignalPaths:Disabled*IncludeXtalkInducedDelay:Disabled*IncludeNon-PropagatedNets:Disabled*IncludeLibMaxTransition:Enabled*IncludeLibMaxCapacitance:Enabled*IgnoreClockUncertainty:Enabled*IgnorePropag

6、atedClock:Disabled*SetIOClockLatency:Disabled*EnableDataCheck:Enabled*LoadUsefulSkewFromDB:Disabled*EnableClockGatingChecks:Disabled*MultipleClocksPerRegister:Enabled*IncludeCRPR:Disabled************************************************************************************

7、**********************************************************************************ReasonsForNoOptimization**NDT:Don'ttouchnet.*IDT:Don'ttouchinstance.*FIX:Fixedinstance.*MDR:Multi-Drivennet.*PCP:Hugepincaponthenet.*TRI:Tristatenet.*PRE:PreserveLogic.*DIS:Disablededgesont

8、henet.*NEQ:Noequivalentcells.**************************************************************************