第2节 同步时序电路和异步时序电路

《第2节 同步时序电路和异步时序电路》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。

1、第2节同步时序电路和异步时序电路      来自网址： http://www.eefocus.com/book/09-03/8331410080357.html触发器是构成时序逻辑电路的基本元件，根据电路中各级触发器时钟端的连接方式，可以将时序逻辑电路分为同步时序电路和异步时序电路。在同步时序电路中，各触发器的时钟端全部连接到同一个时钟源上，统一受系统时钟的控制，因此各级触发器的状态变化是同时的。在异步时序逻辑电路中，各触发器的时钟信号是分散连接的，因此触发器的状态变化不是同时进行的。8.2.1同步时序电路设计       1．同步时序电路原理说明       从构成方式上讲，同步时序电路所有

2、操作都是在同一时钟严格的控制下步调一致地完成的。从电路行为上讲，同步电路的时序电路共用同一个时钟，而所有的状态变化都是在时钟的上升沿（或下降沿）完成的。例如，基本的D触发器就是同步电路，当时钟上升沿到来时，寄存器把D端的电平传到Q输出端；在上升沿没有到来时，即使D端数据发生变化，也不会立即将变化后的数据传到输出端Q，需要等到下一个时钟上升沿。换句话说，同步时序电路中只有一个时钟信号。       2．同步电路的VerilogHDL描述       同步逻辑是时钟之间存在固定因果关系的逻辑，所有时序逻辑都在同源时钟的控制下运行。注意，在VerilogHDL实现时并不要求同一时钟，而是同源时钟。所

3、谓的同源时钟是指同一个时钟源衍生频率比值为2的幂次方，且初相位相同的时钟。例如，clk信号和其同初相的2分频时钟、4分频就是同源时钟。       （1）典型的同步描述       在VerilogHDL设计中，同步时序电路要求在程序中所有always块的posedge/negedge关键字后，只能出现同一个信号名称（包括同源的信号），并且只能使用一个信号跳变沿。下面给出一个同步时序电路的描述实例。       【例8-9】通过VerilogHDL给出一个同步的与门。              上述程序比较简单，这里就不给出其仿真结果。       （2）同步复位的描述       同步复位，

4、顾名思义，就是指复位信号只有在时钟上升沿为有效电平时，才能达到复位的效果。否则，无法完成对系统的复位工作。同步复位的Verilog描述模板如下：              下面给出一个同步复位的应用实例。       【例8-10】给例8-9的同步与门添加一个同步复位功能。              在ISE中的综合结果如图8-25所示，可以看出，复位信号rst_n通过D触发器的控制端来实现。       上述程序在ISE中的仿真结果如图8-26所示，复位信号并不是立即变高后与门逻辑就开始工作，而要等到时钟信号clk的上升沿采样到rst_n信号变高后，与门逻辑才会对clk上升沿采样到的输入进行

5、与运算。       3．同步电路的准则       （1）单时钟策略、单时钟沿策略       尽量在设计中使用单时钟，在单时钟设计中，很容易就将整个设计同步于驱动时钟，使设计得到简化。尽量避免使用混合时钟沿来采样数据或驱动电路。使用混合时钟沿将会使静态时序分析复杂，并导致电路工作频率降低。下面给出混合时钟沿采样数据而降低系统工作时钟的实例。在时序设计中，有时会因为数据采样或调整数据相位等需求，需要同时使用时钟的上升沿和下降沿对寄存器完成操作，设计人员很可能会想到下列两类写法，这两类做法在语法上是正确的，也可被综合，但在设计中不建议出现类似代码。              上述两种方式都会使

6、得在时钟上升沿和下降沿都对寄存器操作，其功能等同于使用了原来时钟的2倍频单信号沿来驱动电路。但对于可编程逻辑器件，不推荐同时使用同一信号的两个沿。这是因为可编程逻辑器件内部的时钟处理电路，只能保证时钟的一个沿具有非常好的指标，而另外一个沿的抖动、偏斜以及过渡时间等指标都不保证，因此同时采用两个沿会造成时钟性能的恶化。因此在可编程逻辑的设计中，在这种情况下，推荐首先将原时钟倍频，然后利用单沿对电路进行操作。       此外，即使在ASIC设计中，同时利用上升沿和下降沿，意味着时序延迟折半，不利用后端做电路的时钟树综合的工作，并且也会对自动测试向量产生带来不利影响[6]。下面给出一个混合时钟沿采

7、样的实例。       【例8-11】利用混合时钟先后完成输入数据的下降沿和上升沿采样，并级联输出。              程序在ISE中综合后的RTL级结构图如图8-27所示，比较两个D触发器就会发现：左端D触发器的时钟输入端有一个对时钟取反的操作。       上述程序在ISESimulator中的功能仿真结果如图8-28所示，可以看出其达到了设计目标。这说明，混合时钟沿电路并不影响功能仿