示波器修改王义夫

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1、数字示波器设计报告设计人员：王一夫吴海波田文摘要：本系统基于数字示波器的基本原理，以单片机和FPGA组成的最小系统为控制核心，充分发挥FPGA的数据处理能力，实现了示波器对被测信号的采样、存储与回放。系统采用实时采样的方式，实现频带宽度扩展为DC~500kHz的要求，同时显示波形无明显失真。增加单次触发功能,即每按动一次“单次触发”键，仪器在满足触发条件时，能对被测周期信号或单次非周期信号进行一次采集与存储，然后连续显示。垂直灵敏度增加0.01V/div档，提高了仪器的垂直灵敏度，并且较好的减小输入短路时的输出噪声电压。关键字：数字示波器、FPGA、实时采样一、系统设计①方

2、案设计及比较总体设计方案选择数字示波器系统由调理电路、采样保持电路、触发电路、A/D、D/A、X输出、Y输出电路、控制处理器等组成。方案一：采用80C51单片机为控制核心，其系统框图如下。对输入信号进行放大或衰减后，用外接触发电路产生触发信号，通过A/D转换将模拟信号转换成数字信号，再通过单片机将数据锁存至外部RAM，然后由单片机控制将数据送至D/A输出。这种方案结构较为简洁，但在满足题目的实时采样频率的情况下，A/D的最高采样速度达到1MHZ，由普通单片机直接处理这样速率的数据往往难以胜任，而采用高档单片机甚至采用DSP芯片，则将大大增加开发成本。方案二：采用采样方式的选

3、择：一般示波器有两种采样方式：实时采样和等效时间采样。方案一：实时采样。实时采样是在信号存在周期对其采样，如图1所示，所以都是在信号经历的实际时间内显示信号波形，根据采样定理，采样速率必须高于信号最高频率分量的两倍。对于周期的正弦信号，一个周期内就需要采样8个点以上。其优点就是采样时间比较短，缺点就是对A/D转换其速度和精度要求很高。为了配合高速A/D，一般用FPGA代替单片机来准确的定时控制ADC的采样速率，以实现高速实时采样。方案二：等效时间采样。等效时间采样时采样中高速A/D，实现频率较高的周期性信号高速采样重建的目标，即对每个周期仅采样一个点，经过若干个周期后就可对

4、信号各个部分采样一遍。而这些点可以借助步进延迟方法均匀的分布于信号波形的不同位置。其中，步进延迟是每一次采样比上一次采样点的位置延迟Δt时间。只要精确控制从触发到获得采样的时间延迟，就能够准确的重建出原始信号，如图2所示。该方案的优点是采样频率不需要太高，与被采样信号频率相当即可，缺点是要求被测信号是周期的，而且采样过程比较慢，比较耗时。图1实时采样示意图图2等效时间采样示意图根据题目要求，结合实际情况，本次设计采用方案一。触发方案选择为了在示波器上显示稳定的波形，必须使用触发使扫描信号与被观测信号保持同步关系，即当满足触发条件时才启动一次扫描。方案一：采用外部硬件电路触发

5、。其核心器件为比较器，当信号大于所设定比较触发电平时，即产生一次触发。但是被测信号频率范围较窄，为10HZ~10MHZ，对比较器要求较高，而且比较器在低频段上升沿有较大毛刺，容易产生抖动，导致触发不稳，波形晃动。方案二：采用内部软件触发。在FPGA中可以通过软件将触发电平写入一个寄存器中，通过A/D对信号进行实时采样，并与该寄存器的值进行比较，当大于该值时即产生一个触发脉冲。结合本题要求，因为软件触发比较麻烦，硬件电路触发比较方便，简单易行，所以采用方案一。前级信号调理方案选择方案一：一路调理。所有信号都通过同一路信号调理电路，经过相应的衰减或放大设计，将信号幅度控制在合适

6、的范围内，以便后级的数据采样。方案二：多路调理。将不同频率范围或不同幅度范围的信号经过各自的电路进行调理。示波器选择不同的档位，则选择了不同的信号通道。方案一电路简洁，但是由于信号的频率和幅度跨度都很大，给硬件电路的调试带来了较大的困难;方案二虽然可以对不同频率和幅度范围内的信号进行单独调试，降低了每一路通道对硬件电路的要求，但导致电路规模较大，结构较繁琐，同时如果每一路信号做的不精，也会对采集结果产生很大的影响。结合题目要求，为了降低难度，选择方案二，及多路调试的方式。②电路设计本系统设计方案主要包括…几大电路。…电路。….电路图如下图：…电路。….电路图如下图：…电路。

7、….电路图如下图：…电路。….电路图如下图：三、小结该示波器很好的完成了基本部分和发挥部分的指标。……………………参考文献：[1]、赵茂泰编著，《电子测量仪器设计》，华中科技大学出版社，2010年7月印刷[2]、张金主编，《电子系统设计实战必读》，电子工业出版社，2011年印刷[3]、谢自美主编，《电子线路设计·实验·测试》，华中科技大学出版社，2003年1月印刷第二版[4]、李朝青编，《单片机原理及接口技术》，北京：北京航空航天大学出版社，2003年1月第9次印刷[5]、高吉祥主编，《全国大学生电子设计竞赛培训系