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1、实验名称:多功能数字钟的设计实验名称4-2线优先级编码器加减十进制计数器用FPGA器件和EDA技术实现多功能数字钟的设计实验任务及要求一、4-2线译码器（一）、设计要求：1、用VerilogHDL编写一个4线2线优先编码器。2、用实验板上的发光二极管或译码显示电路显示结果。（二）、设计分析：1、优先编码器：允许同时输入两个以上的有效编码信号。当同时输入几个有效编码信号时，优先编码器能按预先设定的优先级别，只对其中优先权最高的一个进行编码。2、4线－2线优先编码器：根据轻重缓急，规定好这些控制对象允许操作的先后次序，即优先级别。识别这类请求信号的优先级别并进行编码的逻辑部件称为优先编
2、码器。4线－2线优先编码器的功能表如下：（三）、源代码：//******4-2线译码器******moduleYimaqi_42(In,out_coding);input[3:0]In;output[1:0]out_coding;wire[3:0]In;reg[1:0]out_coding;always@(In)begincasez(In)4'b1???:out_coding=2'b11;4'b01??:out_coding=2'b10;4'b001?:out_coding=2'b01;4'b000?:out_coding=2'b00;//default:out_coding=2'
3、b00;endcaseendEndmodule（四）、仿真波形二、十进制加减可逆计数器（一）、设计要求：1、用VerilogHDL编写一个十进制加减可逆计数器。2、用实验板上的发光二极管或译码显示电路显示结果。（二）、源代码：//******十进制加减计数器******modulecounter(Q,CP,control);inputCP,control;output[3:0]Q;reg[3:0]Q;always@(posedgeCP)begincase(control)1'b1:if(Q>4'd8)Q=4'd0;elseQ=Q+1'd1;1'b0:if(Q<4'd1)Q=4'd9
4、;elseQ=Q-1'd1;endcaseendendmodule（三）、仿真波形三、多功能数字钟的设计基本功能·以数字形式显示时、分、秒的时间；·小时计数器为同步24进制；·要求可以手动校时、校分。扩展功能·任意时刻闹钟(用二极管实现)；·小时显示（12/24）切换电路；·仿广播电台正点报时；实验条件·ISE13.4软件·Basys2实验开发装置电路的设计过程：总体设计分析图1数字钟组成框图数字电子钟的大体组成框图如图1所示。其工作原理是：利用basys2板子自带的振荡器产生稳定的50mhz高频脉冲信号，作为数字钟的时间基准，再经分频器输出标准秒脉冲（1Hz）。秒计数器计满60后
5、向分计数器进位，分计数器满60后向小时计数器进位，小时计数器按24进制规律计数。计数器的输送译码显示电路，即可显示出数码（即时间）。计时出现误差时可以用校时电路进行校时和校分。仿电台报时、定时闹钟、秒表功能为扩展电路，只有在计时主体电路正常运行的情况下才能进行功能扩展。各个模块的具体代码设计分析·数字钟的主题模块设计分析数字钟的主题模块主要由秒计数器、分计数器和小时计数器构成。秒计数器和分计数器均采用60进制，为了使数码管上的显示是01、02……..09的形式而非1、2……..9的形式，所以60进制通过调用一个十进制模块和一个六进制模块来构成，而小时计数器则用一个二十四进制模块即可
6、。十进制模块：//******topclock******moduletop_clock(Hour,Minute,Second,CP,nCR,EN,Adj_Min,Adj_Hour);inputCP,nCR,EN,Adj_Min,Adj_Hour;output[7:0]Hour,Minute,Second;wire[7:0]Hour,Minute,Second;wireMinL_EN,MinH_EN,Hour_EN;supply1Vdd;counter10U1(Second[3:0],nCR,EN,CP);counter6U2(Second[7:4],nCR,(Second[3:0
7、]==4'h9),CP);assignMinL_EN=Adj_Min?Vdd:(Second==8'h59);assignMinH_EN=(Adj_Min&&(Minute[3:0]==4'h9))
8、
9、(Minute[3:0]==4'h9)&&(Second==8'h59);counter10U3(Minute[3:0],nCR,MinL_EN,CP);counter6U4(Minute[7:4],nCR,MinH_EN,CP);assignHour_EN=Adj_H
