第5章cmos集成电路版图设计

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1、第五章CMOS集成电路版图设计CMOS集成电路版图设计除了遵循一般设计准则外，还需要考虑一些特殊要求。来逢昌13945188403fclai@hit.edu.cn2011年2月1§5-1CMOS电路的抗闩锁设计闩锁效应是使CMOS集成电路失效的重要原因之一，因此抗闩锁设计是CMOS集成电路版图设计中的一项重要任务。来逢昌13945188403fclai@hit.edu.cn2011年2月25.1.1CMOS电路中的闩锁效应VDDGNDVoViP-SubN-阱p+p+p+n+n+n+RWRSRsRwIRsIRwVDDGNDVON-

2、P-VO触发的必要条件：1.两个发射结均正偏2.βnpn*βpnp>13.IPower>IH寄生可控硅一旦被触发，电流巨增，将烧毁芯片。来逢昌13945188403fclai@hit.edu.cn2011年2月35.1.2抗闩锁设计的基本原则（1）减小RS和RW：均匀且充分设计阱和衬底的电源和地的欧姆接触，并用金属线连接，必要时采用环结构。VDDGNDVoViRSViP-SubN-阱p+p+p+n+n+n+RWn+p+RsRwIRsIRwVDDGNDVON-P-VO其目的是让寄生电阻上很难产生使be结导通的压降。来逢昌13945

3、188403fclai@hit.edu.cn2011年2月45.1.2抗闩锁设计的基本原则VDDGNDVoViRSViP-SubN-阱p+p+p+n+n+n+RWn+p+n+N-阱RsRwIRsIRwVDDGNDVON-P-VO（2）减小βnpn和βpnp：加大MOS管源漏区距阱边界的距离，必要时采用伪收集极结构。其目的是在寄生晶体管导通时不发生电流倍增现象。来逢昌13945188403fclai@hit.edu.cn2011年2月55.1.3内部电路的抗闩锁设计(1)内部电路一般工作电压低、工作电流小，通常采用的方法是：充分且

4、均匀地布置P型衬底地的欧姆接触孔和N型衬底电源的欧姆接触孔，用金属线直接连接到电源或地。(2)内部工作电流较大的器件（单元）或状态同步转换集中的模块，一般采用增加保护环（N+环和P+环）的结构。来逢昌13945188403fclai@hit.edu.cn2011年2月65.1.3内部电路的抗闩锁设计版图示例1来逢昌13945188403fclai@hit.edu.cn2011年2月75.1.3内部电路的抗闩锁设计版图示例2来逢昌13945188403fclai@hit.edu.cn2011年2月85.1.3内部电路的抗闩锁设计版

5、图示例3来逢昌13945188403fclai@hit.edu.cn2011年2月95.1.4芯片外围电路的抗闩锁设计外围电路主要是指输入/输出单元电路，一方面易受环境干扰影响，另一方面工作电流很大。因此，极易发生闩锁效应，通常都采用双环保护结构，而且保护环上要充分开孔，用金属线直接连到电源或地上。来逢昌13945188403fclai@hit.edu.cn2011年2月105.1.4芯片外围电路的抗闩锁设计双环结构示意图NNPPPPNNPPNNN阱P衬底地地地地电源电源电源电源来逢昌13945188403fclai@hit.e

6、du.cn2011年2月115.1.4芯片外围电路的抗闩锁设计输出驱动单元局部版图示例来逢昌13945188403fclai@hit.edu.cn2011年2月125-1思考题5-1-1.什么是闩锁效应？它有什么危害？5-1-2.如何消除闩锁效应？来逢昌13945188403fclai@hit.edu.cn2011年2月13§5-2CMOS电路的抗静电设计静电击穿是使CMOS集成电路失效的重要原因之一，因此抗静电设计是CMOS集成电路版图设计中的一项重要任务。来逢昌13945188403fclai@hit.edu.cn2011年

7、2月145.2.1MOS电路抗静电设计的必要性在测试、封装和使用过程中来自人体或设备的静电可达几千伏以上，而MOS器件的栅氧化层很薄，面积很小，绝缘性能又很好，因此静电电荷形成很高的电压足以使栅氧化层击穿，使器件失效。因此，采用抗静电保护设计措施是MOS电路得以应用发展的必要前提。padVDDMPMNVSSVDDMPMNVSSpad来逢昌13945188403fclai@hit.edu.cn2011年2月155.2.2MOS电路抗静电设计思想（1）保护电路不能影响正常电路的功能；（2）保护电路放电电阻尽可能小；（3）放电回路能承

8、受高的瞬态功耗；（4）保护电路应有抗闩锁能力；（5）保护电路占用尽可能小的芯片面积。抗静电设计就是在电路的端口增设保护电路，使得静电电荷形成的高压在到达正常电路之前，通过保护电路将静电电荷泄放掉，而保护电路自身也不被损坏。来逢昌13945188403fclai@