实验八 数字频率计的设计

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1、实验八数字频率计的设计1.实验目的（1）学习QuartusII/ISESuite/ispLEVER软件的基本使用方法。（2）学习GW48-CK或其他EDA实验开发系统的基本使用方法。（3）了解VHDL基本逻辑电路的综合使用。2.实验内容设计并调试好8位十进制数字频率计，并用GW48-CK或其他EDA实验开发系统（事先应选定拟采用的实验芯片的型号）进行硬件验证。3.实验步骤1、项目设计：1）启动QuartusII，完成项目设置，顶层文件名LCNT82）打开VHDL编辑器将输入程序代码，保存程序如下：1、测控信号发生器TESTCTL：U

2、SEieee.std_logic_unsigned.ALL;LIBRARYieee;USEieee.std_logic_1164.ALL;USEieee.std_logic_unsigned.ALL;ENTITYTESTCTLISPORT(clk:INstd_logic;cnt_en,rst_cnt,load:OUTstd_logic);ENDTESTCTL;ARCHITECTUREbehaviorOFTESTCTLISSIGNALdiv2clk:std_logic;BEGINPROCESS(clk)BEGINIFclk'event

3、ANDclk='1'THENdiv2clk<=NOTdiv2clk;ENDIF;ENDPROCESS;PROCESS(clk,div2clk)BEGINIF(clk='0'ANDdiv2clk='0')THENrst_cnt<='1';ELSErst_cnt<='0';ENDIF;ENDPROCESS;load<=NOTdiv2clk;cnt_en<=div2clk;ENDbehavior;2、项目编译：1）将设计文件设置为顶层文件2）编译3、功能仿真：1）建立波形文件2）参数设置3）先再次编译，生成功能仿真的网表4）点击波形仿真快

4、捷键进行仿真，仿真结果如下仿真波形：2、十进制计数器CNT10：LIBRARYieee;USEieee.std_logic_1164.ALL;USEieee.std_logic_unsigned.ALL;ENTITYCNT10ISPORT(clk,rst,ena:INstd_logic;count:OUTstd_logic_vector(3DOWNTO0);outy:OUTstd_logic);ENDCNT10;ARCHITECTUREbehaOFCNT10ISSIGNALc1:std_logic_vector(3DOWNTO0);

5、BEGINPROCESS(clk,rst,ena)BEGINIF(rst='1')THENc1<="0000";ELSIF(clk'eventANDclk='1')THENIFena='1'THENc1<=c1+1;IF(c1>="1001")THENc1<="0000";ENDIF;ENDIF;ENDIF;ENDPROCESS;PROCESS(clk)BEGINIFclk'eventANDclk='1'THENIFc1="1001"thenouty<='1';ELSEouty<='0';ENDIF;ENDIF;count<=c1;

6、ENDPROCESS;ENDbeha;再次进行项目编译仿真结果如下：仿真波形：3、32位锁存器REG32B组成：LIBRARYieee;USEieee.std_logic_1164.ALL;ENTITYREG32BISPORT(load:INstd_logic;din:INstd_logic_vector(31DOWNTO0);dout:OUTstd_logic_vector(31DOWNTO0));ENDREG32B;ARCHITECTURERETOFREG32BISBEGINPROCESS(load,din)BEGINIFloa

7、d'eventANDload='1'THENdout<=din;ENDIF;ENDPROCESS;ENDRET;再次进行项目编译仿真结果如下：仿真波形：4、数字频率计的源程序FREQ:LIBRARYieee;USEieee.std_logic_1164.ALL;USEieee.std_logic_unsigned.ALL;ENTITYFREQISPORT(clk:INstd_logic;fsin:INstd_logic;dout:OUTstd_logic_vector(31DOWNTO0));ENDFREQ;ARCHITECTURE

8、behaveOFFREQIScomponentCNT10isPORT(clk,rst,ena:INstd_logic;count:OUTstd_logic_vector(3DOWNTO0);outy:OUTstd_logic);END