基于fpga的16位risc_cpu设计

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1、天之蓝电子工作室基于FPGA的16位RISC_CPU设计一．课题的来由和设计环境介绍通过学习夏宇闻教授的《Verilog数字系统设计教程》的学习，想自己动脑筋设计一个比较简单的CPU，一方面熟悉了解基于FPGA开发的一些基本流程，另一方面能够进一步加深自己计算机基础理论的学习，并在此基础上以后能够进行更高层次的设计。本文中的CPU是通过AlteraQuartusII9.0，Modelsim6.4环境下用Verilog语言进行仿真。这个16位的CPU是在《Verilog数字系统设计教程》中的CPU模型通过修改得到的。本文所有的程序代码和测试文件详见：http://pan.bai

2、du.com/share/link?shareid=329431&uk=2467758158。二．RISC_CPU结构RISC_CPU是一个复杂的数字逻辑电路，但是其基本部件的逻辑并不复杂，可以将其分成8个基本部件来考虑：时钟发生器，指令寄存器，累加器，算术逻辑运算单元，数据控制器，状态控制器，程序计数器，地址多路器。各部件的连接关系见图1。其中时钟发生器利用外来时钟信号进行分频生成一系列时钟信号，送往其它部件用作时钟信号。各部件之间的相互操作关系则由状态控制器来控制。clkrstalu_enafetchclkload_irrstdata[7..0]opc_iraddr[15

3、..0]clkload_accrstdata[7..0]accum_out[7..0]alu_clkdata[7..0]accum[7..0]opcode[3..0]zeroalu_out[7..0]clkfetchrstenaclkenazeroopcode[3..0]datactl_enahaltinc_pcload_accload_irload_pcrdwrdata_enain[7..0]data[7..0]fetchir_addr[11..0]pc_addr[11..0]addr[11..0]clkloadrstir_addr[11..0]pc_addr[11..0]

4、CLKSOURCE:m_CLKSOURCEaccum:m_accumadr:m_adrclkresethaltrdwrfetchaddr[11..0]opcode[3..0]ir_addr[11..0]pc_addr[11..0]data[7..0]counter:m_countermachine:m_machinealu:m_alumachinectl:m_machinectlirregister:m_irregisterdatactl:m_datactl图1RISC_CPU中各部件的相互连接关系1.时钟发生器时钟发生器CLKSOURCE利用外来时钟信号clk生成一系列时钟

5、信号alu_clk,fetch,并送往cpu的其它部件。其中，fetch是控制信号，clk的6分频信号。当fetch高电平时，使clk能触发cpu控制器开始执行一条指令；同时fetch信号还将控制地址多路器输出指令地址和数据地址。clk信号还用作指令寄存器，累加器，状态控制器的时钟信号。图2为时钟发生器原理图。时钟发生器的波形如图3所示。天之蓝电子工作室图2时钟发生器图3时钟发生器波形2.指令寄存器指令寄存器是用于寄存指令的寄存器，如图4所示。图4指令寄存器结构指令寄存器的触发信号时clk，在clk的正沿触发下，寄存器将数据总线送来的指令存入16位的寄存器中，但并不是每个cl

6、k的上升沿都寄存数据总线的数据，因为数据总线上有时传输指令，有时传输数据。什么时候寄存，什么时候不寄存由CPU状态控制器的load_ir信号控制。load_ir信号通过load_ir口输入到指令寄存器，复位后，指令寄存器被清为零。每条指令为16位。高4位是操作码，低12位是地址（cpu的地址总线为12位，寻址空间为4K字节）。本设计的数据总线为16位，所以取指令只要一次就可以了。3.累加器累加器用于存放当前的结果，它也是双目运算中的一个数据来源（如图5）。复位后，累加器的值是零。当累加器通过load_acc信号时，在clk时钟跳变沿时就受到来自于数据总线的数据。天之蓝电子工作

7、室图5累加器结构4.算术运算器算术逻辑运算单元如图6所示，它根据输入的16种不同的操作码分别进行加减乘，与或非等基本操作运算，利用这几种基本运算可以实现很多种其它运算以及逻辑判断等操作。图6算术运算器结构5.数据控制器数据控制器如图7所示，其作用是控制累加器的数据输出，由于数据总线是各种操作时传送数据的公共通道，不同情况下传送不同的内容。有时要传输指令，有时要传送RAM区或接口的数据。累加器的数据只有在需要往RAM区域或端口写时才允许输出，否则应呈现高阻态，以允许其它部件使用数据总线。所以任何部件往总线