基于fpga的vga多彩显示控制

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1、安*学院FPGA课程设计报告书课题名称：基于FPGA的VGA多彩显示控制姓名：学号：院系：电子与信息工程系专业：电子信息工程指导教师：时间：课程设计项目成绩评定表一、设计任务及要求：1、设计任务：设计基于FPGA的VGA多彩显示控制。2、要求：1、通过VGA接口控制电脑液晶实现彩色方格显示；2、不同方格填充不同色彩；3、至少六个方格。指导教师签名：年月日二、指导教师评语：项目成绩：指导教师签名：年月日设计项目成绩评定表电子与信息工程系2015年1月课程设计报告书目录设计报告书目录一、设计目的1二、设计思路1三、设计过程13.1、系统方案论证

2、13.2、模块电路设计2四、系统调试与结果3五、主要元器件与设备6六、课程设计体会与建议76.1、设计体会76.2、设计建议7七、参考文献7电子与信息工程系2015年1月FPGA课程设计一、设计目的1、熟悉verilog语言的使用。2、掌握逻辑语句的逻辑功能及使用方法。3、了解VGA接口的基本原理以及组成构造。4、了解VGA扫描原理及工作原理。5、熟悉VGA色彩显示控制模块。二、设计思路1、设计时钟分频模块（利用锁相环完成）。2、明确行列分布区域控制编码。3、设计VGA色彩显示模块。4、进行仿真验证。三、设计过程3.1、系统方案论证VGA多

3、彩显示总体方块图clk_sysclk_65Menvga_vsrst_nvga_r[2:0]VGA色彩显示控制模块VGA行、列同步控制模块vga_g[2:0]时钟分频模块vga_b[1:0]Vga_hs图1VGA多彩显示框图其工作原理为：调用锁相环，生成时钟分频模块，输出65MKZ的分频时钟，然后设定行列同步信号，标定出有效显示区域：六个方格，在7电子与信息工程系2015年1月FPGA课程设计VGA色彩显示控制模块，图像有效显示区域内，输出控制颜色的r、g、b信号。在六个方格内填充不同颜色。3.2、模块电路设计时钟分频模块有锁相环生成行列同步

4、模块如图2图2行列同步模块VGA中定义行时序和列时序都需要同步脉冲（a段），显示后沿（b段）、显示时序段（c段）和显示前沿（d段）四部分。VGA工业标准显示模式要求：行同步、列同步都为负极性，即同步脉冲要求是负脉冲。由VGA行时序可知：每一行都有一个负极性行同步脉冲（a段），是数据行的结束标志，同时也是下一行的开始标志。在同步脉冲之后为显示后沿（b段），在显示时序段（c段）显示器为亮的过程，RGB数据驱动一行上的每一个像素点，从而显示一行。在一行的最后为显示前沿（d段）。在显示时间段之外没有图像投射到屏幕，而是插入消隐信号。同步脉冲、显示后

5、沿和显示前沿都是在行消隐间隔内，当消隐有效时，RGB信号无效，屏幕不显示数据。7电子与信息工程系2015年1月FPGA课程设计VGA的列时序与行时序分析基本一致。VGA有很多显示标准，色彩显示模块如图3所示。本实验采用1024*768*60MHZ标准显示。图3色彩显示模块行时序：屏幕对应的行数为806（a+b+c+d=e段），其中768（c段）为显示行；每行均有行同步信号（a段），为6个行周期的低电平；列时序：每个显示行包括1344列（a+b+c+d=e段），其中1024（c段）为有效显示区，每一行有一个行同步信号（a段），为136个行周期

6、的低电平。扫描时钟频率：65MHZ四、系统调试与结果1、VGA行列同步控制模块7电子与信息工程系2015年1月FPGA课程设计2、VGA色彩显示控制模块7电子与信息工程系2015年1月FPGA课程设计3、仿真模块调用RTL视图如下：图4RTL视图7电子与信息工程系2015年1月FPGA课程设计仿真波形如下：图5仿真波形彩屏六格显示：图6彩屏六格显示五、主要元器件与设备硬件平台：至芯ZX_1FPGA开发板7电子与信息工程系2015年1月FPGA课程设计软件平台：QuartusⅡ六、课程设计体会与建议6.1、设计体会本次实训的项目是基于FPGA

7、的VGA多彩显示控制，先上了三天关于FPGA的课，然后做的实训项目。这次的实训个人感觉比较困难。对于这个VGA多彩显示，调用锁相环比较顺利，准备将屏幕分成六列填充不同颜色，但是在VGA和多彩显示模块忽略了开发板已经设置好的只有rgb三种信号导致思路错误，尽管编译正确但是仿真错误。后来决定将屏幕分成三行两列，在关于逻辑语句以及行列同步时序模块的设计过程中，分行与分列出现了一些小问题，想法过于简单，只是在分行的程序后加了“与”语句，想在同一条语句中表示两个同颜色方格，导致代码过长而且重复定义。后来又遇到了一些有关隐匿部分叠加颜色的问题。这些问题

8、与同学讨论，请教老师后还是解决了。在修改程序时，应该按照实验顺序一步一步来，不要着急于是乱改，要分析问题然后解决。通过本次实训，我觉得做一个实训项目首先应该理清思路，然后在操作。