数电课程设计--篮球竞赛30s计时器

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1、华南理工大学广州学院电子信息工程学院华南理工大学广州学院数字电路课程设计报告题目：篮球竞赛30s计时器专业：自动化班级：2姓名：同组队员：学号:日期：2012年12月30日8华南理工大学广州学院电子信息工程学院一．设计目的为了巩固课本所学知识，培养动手能力和实际解决问题的能力，加深对课堂知识的理解和运用，进一步学习和熟悉各种常用芯片的规格和使用，能掌握电路的组装和基本问题的排除。二．设计要求和设计指标(1)具有30s计时功能，并且能够实时显示计数结果(2)设有外部操作开关，控制计数器实现直接清零、启动以及暂停/连续工作等操作。(3)计时器为30s递减计时间隔为1s。(4)计时器递减计时到零时

2、，数码显示器不能灭灯，同时发出光电报警信号三．总体框图设计计数器秒脉冲发生器译码显示计数器秒脉冲发生器外部操作开关报警电路控制电路图1-130秒计时器系统设计框图四．功能模块设计和原理说明4.1秒脉冲发生器用555集成电路组成多谐振荡电路为系统提供时钟秒脉冲。555定时器应用为多谐振荡电路时，当电源接通Vcc通过电阻R1、R2向电容C充电，其上电压按指数规律上升，当u上升至2/3Vcc，会使比较器C1输出翻转，输出电压为零，同时放电管T导通，电容C通过R28华南理工大学广州学院电子信息工程学院放电；当电容电压下降到1/3Vcc，比较器C2工作输出电压变为高电平，C放电终止，Vcc通过R1、R

3、2又开始充电；周而复始，形成振荡。则其振荡周期与充放电时间有关，也就是与外接元件有关，不受电源电压变化影响。公式计算：T1=(R1+R2)Cln2;T2=R2Cln2;振荡周期T=T1+T2=0.7(R1+2R2)C=1(s)若取C=10μF，结合实际选取电阻为R1=5.1K,R2=4.7K。48162357R1R2C10uf555Uo0.1uF10uF4.7K5.1K图2-1555多谐振荡电路图暂停续NE555为8脚时基集成电路，各脚主要功能（集成块图在下面）1地GND2触发3输出4复位5控制电压6门限(阈值)7放电8电源电压VCC8华南理工大学广州学院电子信息工程学院4.2计数电路计数电

4、路选用两片中规模集成电路74LS192进行设计，74LS192是十进制计数器，具有“异步清零”和“异步置数”功能，且有进位和借位输出端。两片74LS192构成预置数的三十进制递减计数器，计数器十位接成三进制，计数器个位接成十进制，置数端A、B、C、D通过开关接高低电平，若接高电平可进行其他置数；此计数器预置数为（00110000）=（30）10，只有当低位端发出错位脉冲，高位计数器才做减计数。1片74LS192构成1秒减计数电路（即个位）。74LS192的引脚图和功能表如图所示。它的计数原理是：使加计数脉冲信号引脚CPU=1，计数脉冲加入个位74LS192引脚CPD脚，当减计数到零时，个位7

5、4LS192的端发出错位脉冲，使十位计数器减计数，当高、低位计数器处于全零时，CPD（DWN）端的输入时钟脉冲作用下，计数器再次进入下次循环减计数。图2-274LS192引脚图引出端符号TCD错位输出端（低电平有效）TCU进位输出端（低电平有效）CPD减计数时钟输入端（上升沿有效）CPU加计数时钟输入端（上升沿有效）8华南理工大学广州学院电子信息工程学院MR异步清除端P0～P3并行数据输入端PL异步并行置入控制端（低电平有效）Q0～Q3输出端表174LS192功能表输出输入CRLDCPUCPDP3P2P1P0Q3Q2Q1Q01XXXXXXX000000XXdcbadcba01↑1XXXX加计

6、数011↓XXXX减计数4.3译码显示电路此模块主要是由74LS48译码器和共阴极七段LED显示器组成，通过计数器加到译码器，从而实现共阴极七段LED显示器从30递减到零的计数显示功能。1.74LS48是七段显示译码器，其管脚图如下图2-3所示。现将各管脚功能介绍一下：A、B、C、D是BCD码的输入端；a,b,c,d,e,f,g是输出端；试灯输入端：低电平有效。当＝0时，数码管的七段应全亮，与输入的译码信号无关。本输入端用于测试数码管的好坏；动态灭零输入端：低电平有效。当＝1、＝0、且译码输入为0时，该位输出不显示，即0字被熄灭；当译码输入不全为08华南理工大学广州学院电子信息工程学院时，该

7、位正常显示。本输入端用于消隐无效的0。如数据0034.50可显示为34.5；灭灯输入/动态灭零输出端：这是一个特殊的端钮，有时用作输入,有时用作输出。当作为输入使用，且＝0时，数码管七段全灭，与译码输入无关。当作为输出使用时，受控于和：当＝1且＝0时，＝0；其它情况下＝1。本端钮主要用于显示多位数字时，多个译码器之间的连接。本设计将、、都置高电平。图2-374LS48管脚图A-D译码地址输入端BI/RBO消隐