用verilog语言编写的多功能数字钟

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1、《数字电子技术课程设计》报告专业班级：姓名：学号：设计日期：12一．设计题目多功能数字钟电路设计二．设计任务及要求多功能数字钟应该具有的功能有：显示时—分—秒、整点报时、小时和分钟可调等基本功能。整个钟表的工作应该是在1Hz信号的作用下进行，这样每来一个时钟信号，秒增加1秒，当秒从59秒跳转到00秒时，分钟增加1分，同时当分钟从59分跳转到00分时，小时增加1小时，小时的范围为0~23时。在实验中为了显示的方便，由于分钟和秒钟显示的范围都是从0~59，所以可以用一个3位的二进制码显示十位，用一个四位的二进制码（BCD码）显示个位，对于小时因为他的

2、范围是从0~23，所以可以用一个2位的二进制码显示十位，用一个4位的二进制码（BCD码）显示个位。实验中由于七段码管是扫描的方式显示，所以虽然时钟需要的是1Hz时钟信号，但是扫描需要一个比较高频率的信号，因此为了得到准确的1Hz信号，必须对输入的系统时钟50Mhz进行分频。对于整点报时功能，本实验设计的是当进行正点的倒计时5秒时，让LED来闪烁进行整点报时的提示。调整时间的按键用按键模块的S1和S2，S1调节小时，每按下一次，小时增加一个小时；S2调整分钟，每按下一次，分钟增加一分钟。另外用S8按键作为系统时钟复位，复位后全部显示00—00—00

3、。管脚分配如下表：12端口名使用模块信号对应FPGA管脚说明S1按键开关S1R16调整小时S2按键开关S2P14调整分钟RST按键开关S8M15复位LEDLED模块D1L14整点倒计时LEDAG0数码管模块A段N4时间显示LEDAG1数码管模块B段G4LEDAG2数码管模块C段H4LEDAG3数码管模块D段L5LEDAG4数码管模块E段L4LEDAG5数码管模块F段K4LEDAG6数码管模块G段K5SEL0数码管选择位1M48个数码管的选择位SEL1数码管选择位2F3SEL2数码管选择位3F412CP脉冲源J350Mhz脉冲三．基于Verilog

4、HDL语言的电路设计、仿真与综合（一）顶层模块本程序采用结构化设计方法，将其分为彼此独立又有一定联系的三个模块，如图1所示：图1：顶层结构框图（二）子模块1.分频器分频器的作用是对50Mhz的系统时钟信号进行分频，得到频率为1000hz的信号，作为显示器的输入信号。源程序如下：modulefenpin(inputCP,outputCPout);regCPout;12reg[31:0]Cout;regCP_En;always@(posedgeCP)//将50MHz分频为1kHzbeginCout<=(Cout==32'd50000)?32'd0:(

5、Cout+32'd1);CP_En<=(Cout==32'd50000)?1'd1:1'd0;CPout<=CP_En;endendmodule功能仿真波形如图2所示(以五分频为例)：2.控制器和计数器控制器的作用是，调整小时和分钟的值，并能实现清零功能。计数器的作用是实现分钟和秒钟满60进1，小时则由23跳到00。当到达59分55秒的时候，LED灯会闪烁来进行报时。因为控制器和计数器的驱动信号频率均为1Hz，故从分频器输出的信号进入控制器后，要进行二次分频，由1Khz变为1Hz。源程序如下：modulekongzhiqi(CPout,S1,S2

6、,RET,Hour,Minute,Second,LED);inputCPout,S1,S2,RET;output[5:0]Hour;output[5:0]Minute;output[5:0]Second;outputLED;12reg[5:0]Hour;reg[5:0]Minute;reg[5:0]Second;regR1;regR2,R8,LED;reg[10:0]Cout;regClk_En;always@(posedgeCPout)beginif(S1==0)beginR1=1;endif(S2==0)beginR2=1;endif(RET

7、==0)beginR8=1;endCout=(Cout==32'd1000)?32'd0:(Cout+32'd1);Clk_En=(Cout==32'd1000)?1'd1:1'd0;if(Clk_En)beginif(R1==1)beginif(Hour<24)Hour=Hour+1;if(Hour==24)beginHour=0;endR1=0;endif(R2==1)beginif(Minute<60)Minute=Minute+1;if(Minute==60)beginMinute=0;if(Hour<24)12Hour=Hour+1;i

8、f(Hour==24)beginHour=0;endendR2=0;endif(Second<60)Second=Second+1;if