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1、PCIBUS系統架構CLK時脈訊號(CLOCK)系統訊號對於所有位於PCI匯流排上的裝置來說,CLK訊號爲一個輸入.它並不是一個反射波訊號.它提供所有交易,包括匯流排仲裁等的時序.PCI裝置的所有輸入都是在CLK訊號的上升邊緣被取樣的.在所有其他的時間裏,所有輸入訊號的狀態都會被忽略.所有PCI時間參數都是相對於CLK訊號的上升邊緣而定的.PCI匯流排上的所有動作都PICCLK訊號同步.CLK訊號頻率的笵圍在0MHZ到33MHZ之間.PCI1.0版規格敍述,所有裝置必須支援16MHZ到33MHZ的操作,並且強力推薦可以降到0MHZ操作的支援,以便於能除錯與低功率的操作.PCI2
2、.X版規格則指示,所有PCI裝置必須支援在0MHZ到33MHZ笵圍內的PCI操作.CLKRUN#訊號系統訊號對於時脈産生邏輯(ClockGenerationLogic,通常是晶片的一部分),CLKRUN#訊號是一個連續的三態輸入/輸出訊號.當時脈正常進行時,時脈産生邏輯會持續驅動CLKRUN#到低態.在時脈被停止(降速)的期間,時脈産生邏輯會監控CLKRUN#,以便認可來自Master與Target裝置要把PCI時脈訊號還原爲全速的請求.在時脈産生邏輯反驅動CLKRUN#到高態後,時脈會持續不變的進行至少四個時脈.在反驅CLKRUN#到高態後,時脈産生邏輯必須監控CLKRUN#
3、,以注意下列兩種可能狀況的發生:系統訊號狀況1:在時脈停止(或降速)後,一(或多)個Master可能需要重新啟動時脈,以便請求匯流排的便用權.在發出匯流排請求之前,Master必須請求時脈重新啟動.這需要以驅動CLKRUN#到低態的方式來完成.當時脈産生邏輯偵測到CLKRUN#被其他裝置驅動成低態時,它會啟動(或加速),並且啟動其CLKRUN#輸出驅動器來驅動CLKRUN#成低態.當Master偵測到CLKRUN#被動成低態,並持續兩個PCICLK訊號的上升邊緣時,Master就可以將其CLKRUN#輸出驅動器轉變成高阻抗態系統訊號狀況2:當時脈産生邏輯反驅動CLKRUN#到高
4、態,表示它打算停止(或降速)時,時脈必須持續不變的進行至少四個時脈.在這段時間裏,需要連續時脈操作的Target(或Master)(例如:爲了在完成交易後,進行內部管理),可以重新驅動CLKRUN#到低態兩個時脈周期,以請求持續産生CLK.當時脈産生邏輯取樣到CLKRUN#被重新驅動到低態時,它就會重新驅動CLKRUN#到低態,並繼續産生時脈(而不是停止時脈或將它降速).規格沒有定議在請求連續操作之後,時脈持續進行的時間周期.作者將它解讀爲此周期是系統設計者特定的.RST#重置訊號(ResetSignal)系統訊號當重置訊號被驅動成低態時,它會強迫所有PCI組態暫存器Maste
5、r及Target狀態機器與輸出驅動器回到初始化狀態.RST#可在不同步於PCICLK邊緣的狀況下,被驅動或反驅動.RST#的設定也將其他的裝置特定功能初始化,但是這主題超出PCI規格的笵圍.所有PCI輸出訊號必須被驅動成最初的狀態.通常,這表示它們必須是三態的.AD[0:31]AD匯流排(ADBUS)位元元址/資料匯流排是用來傳送起始地址.在記憶體或組態的交易期間,此位元元址的解析度是一個雙字組(DoubleWord)(即地址可被四整除),在讀取或寫入的交易期間,它是一個位元組特定位址.PAR同位訊號(ParitySignal)位元元址/資料匯流排在地址階段完成後一個時脈,或是
6、所有寫入交易的資料階段期間,在IDRY#被驅動到僭態後一個時脈,由Initiator驅動.所有讀取交易的資料階段期間,在TRDY#被驅動到僭態後一個時脈,它也會被目前所定址的Target驅動.在地址階段完成後的一個時脈,Initiator將PAR驅動到高或低態,以保證位址匯流排AD[0:31]與四條指令/位元元元組致能線C/BE#[0:3]是偶同位(EvenParity).C/BE#[0:3]指令或位元元元組致能匯流排(CommandorByteEnableBus)位元元址/資料匯流排由Initiator驅動,用來表示在目前被定址之Dword內將要被傳輸的位元組,以及用來傳輸資
7、料的資料路徑.下表定義在每一個資料階段期間,位元組致能訊號的解釋:位元組致能訊號對映CBE3#資料路徑3,AD[31:24],及目前被定址之DWORD內的第四個位置.CBE2#資料路徑2,AD[23:16],及目前被定址之DWORD內的第三個位置.CBE1#資料路徑1,AD[15:8],及目前被定址之DWORD內的第二個位置.CBE0#資料路徑0,AD[7:0],及目前被定址之DWORD內的第一個位置.位元元址/資料匯流排下表定義在每一個資料階段期間,位元組致能訊號的解釋:位元元址/資料匯流
