可控脉冲发生器的设计

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1、可控脉冲发生器的设计一、实验目的1、了解可控脉冲发生器的实现机理。2、学会用示波器观察FPGA产生的信号。3、学习用VHDL编写复杂功能的代码。二、实验原理脉冲发生器就是要产生一个脉冲波形，而可控脉冲发生器则是要产生一个周期和占空比可变的脉冲波形。可控脉冲发生器的实现原理比较简单，可以简单的理解为一个计数器对输入的时钟信号进行分频的过程。通过改变计数器的上限值来达到改变周期的目的，通过改变电平翻转的阈值来达到改变占空比的目的。下面举个简单的例子来说明其工作原理。假如有一个计数器T对时钟分频，其计数的范围是从0～N，另取一个M（0≤M≤N），若输出为Q，那么Q

2、只要满足条件时，通过改变N值，即可改变输出的脉冲波的周期；改变M值，即可改变脉冲波的占空比。这样输出的脉冲波的周期和占空比分别为：三、实验内容编写实现可控脉冲发生器程序，通过脉冲周期和占空比改变实现不同脉冲的输出。用Quartus软件对设计进行编译、综合、仿真，给出相应的时序仿真波形和硬件电路图。四、实验程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entityexp10isport(Clk:instd_l

3、ogic;--时钟输入Rst:instd_logic;--复位输入NU,ND:instd_logic;--输入：控制频率的改变MU,MD:instd_logic;--输入：控制占空比的改变Fout:outstd_logic--波形输出);endexp10;architecturebehaveofexp10issignalN_Buffer,M_Buffer:std_logic_vector(10downto0);signalN_Count:std_logic_vector(10downto0);signalclkin:std_logic;signalClk_C

4、ount:std_logic_vector(12downto0);--产生一个低速时钟，用于按键判断beginprocess(Clk)--计数器累加beginif(Clk'eventandClk='1')thenif(N_Count=N_Buffer)thenN_Count<="00000000000";elseN_Count<=N_Count+1;endif;endif;endprocess;process(Clk)--波形判断beginif(Clk'eventandClk='1')thenif(N_Count

5、;elsif(N_Count>M_BufferandN_Count

6、00";N_Buffer<="10000000000";elsif(NU='0')thenN_Buffer<=N_Buffer+1;elsif(ND='0')thenN_Buffer<=N_Buffer-1;elsif(MU='0')thenM_Buffer<=M_Buffer+1;elsif(MD='0')thenM_Buffer<=M_Buffer-1;endif;endif;endprocess;endbehave;一、时序仿真图