公共时钟和源同步时钟的公式推导

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1、1.公共时钟同步：指数据在传输过程中，总线上驱动端和接收端共享同一个时钟源，在同一个时钟缓冲器发出同相时钟作用下完成数据的正确发送和接收。同相即两个时钟同时发出，但是有可能经过不同的Tco才从缓冲器中发出。接收端Tco_clkaTflt_clkaClkaClk_inTflt_dataTco_clkbClkbTco_dataTflt_clkb驱动端公共时钟同步数据收发工作示意图建立时间：要求接收端的数据信号必须先于时钟信号到达。时钟信号的延时：Tdelay=Tco_clka+Tflt_clka数据信号的延时：Tdata_delay=Tco_clkb+Tflt_clkb+Tco_data+Tfl

2、t_data公共时钟中第一个时钟用来将数据锁存到驱动端输出端，第二个时钟周期则将数据锁存到接收端内部。意味着第一个数据到达接收端的时间应该早于第二个时钟到达接收端的时间，才能有足够的建立时间裕量。因此：Tclka_delay=Tcycle+Tco_clka+Tflt_clkaTclka_delay_min–Tdata_delay_max–Tsetup–Ts_margin>0即：Tcycle+(Tco_clka_min–Tco_clkb_max)+(Tflt_clka_min–Tflt_clkb_max)–Tco_data_max-Tflt_data_max–Tsetup–Ts_margin>

3、０若是考虑时钟的抖动，偏移等情况则需将这部分时间扣除。保持时间：要求有效数据信号必须在下一个数据信号到达之前锁存到接收端的触发器中，这就要求接收时钟信号clka的延时要小于接收端数据信号的延时。具体的说就是第二个时钟信号必须先于第二个数据信号到达接收端。因此：Tdata_delay_min–Tdelay_max–Thold–Th_margin>0即：(Tco_clkb_min–Tco_clka_max)+(Tflt_clkb_min–Tflt_clka_max)+Tco_data_min+Tflt_data_min–Thold–Th_margin>0若是考虑时钟的抖动，偏移等情况则需将这部分

4、时间扣除。从2个公式可看出，对于人为可控的调整项只有三个：Tflt_clka,Tflt_clkb,Tflt_data.这样就可以通过调整PCB走线来使这三项满足时序的要求。2.源同步时钟：指一种时钟或者选通信号和数据信号同时从驱动芯片产生并同步传输到接收端。它不同于公共时钟同步那样采用独立的时钟源。接收端Tco_dataTflt_dataCLK驱动端Tflt_clkaTco_clkaTdelayDLL源同步数据发送示意图从上图可以轻易的看出源同步时钟的工作原理，之所以时钟信号clka的输出采用PLL控制，是因为可以更方便精确的控制接收端的时钟信号和数据信号的延迟偏差，这样我们就可通过控制PC

5、B走线来轻易使Tflt_data和Tflt_clka来满足时序的要求。Tdelay表示接收端的时钟信号发出时间比数据信号发出时间的延后的时间，则：Tclka_delay=Tdelay+Tco_clka+Tflt_clkaTdata_delay=Tco_data+Tflt_data建立时间：第一个数据信号需在第一个采样时钟信号之前到达接收端。Tclka_delay_min–Tdata_delay_max–Tsetup–Ts_margin>0即：Tdelay+(Tco_clka_min–Tco_data_max)+(Tflt_clka_min–Tflt_data_max)-Tsetup–Ts_m

6、argin>0保持时间：第一个采样时钟必须比第二个数据信号先到达接收端Tcycle+(Tco_data_min–Tco_clka_max)+(Tflt_data_min–Tflt_clka_max)-Tdelay–Thold–Th_margin>0若定义Tb为在器件内数据信号先于时间采样点的时间，Ta为第二个数据信号落后于第一个采样点的时间，则有：Tb=Tdelay+Tco_clk–Tco_dataTa=Tcycle–Tdelay–Tco-clk+Tco_data则有：建立时间：Tb+(Tflt-clka_min–Tflt_data_max)-Tsetup–Ts_margin>0保持时间：T

7、a+(Tflt_data_min–Tflt_clka_max)–Thold–Th_margin>0