基于nios ii内核的嵌入式sopc开发板的实现

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1、基于NIOSII内核的嵌入式SOPC开发板的实现随着大规模集成电路技术的进步和制造工艺水平的提高，嵌入式系统的开发变得日益复杂。传统的嵌入式系统设计方法已经不能适应当前嵌入式系统设计的需要。单个芯片容量的增大、功能的增加、体积的减小使得设计变得更加便利，同时也为嵌入式系统设计开发开辟了新的天地即片上系统(SystemonChip，SoC)技术。1嵌入式系统的开发过程   根据IEEE的定义，嵌入式系统是控制、监视或者辅助设备、机器和车间运行的装置。因此，嵌入式系统是软件和硬件的综合体，以应用为中心，以计算机技术为基础，软硬件资源可裁剪，

2、适应应用系统对功能、可靠性、成本、体积、功耗等严格要求的专用计算机系统。一般而言嵌入式系统的开发主要包括4个部分：处理器、存储器、输入/输出(I/O)和软件，如图1所示。 2NiosII内核嵌入式开发板的实现   嵌入式系统的核心部件是各种类型的嵌入式处理器。因此，我们着眼于嵌入式处理器的SoC开发。本节将对基于NiosII内核的嵌入式SOPC开发板设计进行详细的介绍。2.1NiosII内核的设计   NiosII系列嵌入式处理器是一款采用流水线技术、单指令流的RISCCPU，广泛应用于嵌入式系统。NiosII包括3种内核，即快速的F(

3、最高性能的优化)内核、经济的E(最小逻辑占用的优化)内核以及标准的S(平衡于性能和尺寸)内核，每种内核根据不同的性能而优化。考虑到性能和成本，通常采用NiosII标准内核设计。   NiosII嵌入式CPU支持32位指令集，32位数据线宽度，32个通用寄存器，32个外部中断源，2GB寻址空间，包含高达256个用户自定义的CPU定制指令。其可选的片上JTAG调试模块是基于别界测试的调试逻辑，支持硬件断点、数据触发和片外片内的调试跟踪。NiosII标准内核设计框图如图2所示。    NiosCPU的所有数据、程序都是通过Avalon总线传输

4、的，系统的FPGA片外PIO(外围IO)包括一个串行口、显示、键盘、存储器，片内PIO采用FIFO实现。并通过使用Altera的QuartusII软件以及SOPCbuilder工具可以轻松地将NiosII内核嵌入到系统里。2.2嵌入式S0PC的实现   片上系统SoC是追求产品系统最大包容的集成器件。SoC的出现使集成电路的发展成为集成系统，具有极高的综合性，在一块FPGA内部使用硬件编程语言，调用各种通用处理器的标准，然后仿真验证，下载到FPGA芯片中形成一个完整的SoC系统。图2Nios1I标准内核设计框图   SOPC技术是Alt

5、era公司提出的一种灵活、高效的片上系统SoC设计方案，其工作环境是Altera的QuartusII中的SOPCbuilder。与其他SoC设计相比，其优点在于可编程性，利用FPGA的可编程性进行SoC设计。通过采用SOPCbuilder工具，用户可以很方便地将处理器、存储器和其他外设联接起来，组成一个完整的嵌入式系统。   SOPC从内部的角度来说，主要包含2个部分：图形用户界面(GUI)和系统生成程序。图形用户界面内每个组件也可以提供自己的配置图形用户界面，GUI创建系统PTF文件对系统进行描述；生成程序创建针对目标器件的系统HDL

6、描述。   在进行SOPC设计时，首先需要通过SOPCBuilder选择合适的IP核，在HDLLanguage选择系统组件时选择VHDL或Verilog源文件。当完成设计活动之后，将由系统生成一系列设计文件，如HDL文件、DK目录和模拟工程文件等。在QuartusII中编译整个系统，若编译成功，就可以把编译文件下载到开发板上进行验证。SOPC开发板设计流程如图3所示。 3基于CycloneII器件的SOPC开发板设计实例   在实际的SOPC开发板设计中，选用CycloneII器件的EP2C5Q208C。他是一款低成本、低功耗、高性能的

7、FPGA，支持最低12V输入电压，具有4608个可用逻辑单元，可用RAM最多可达119808b，13个嵌入式乘法模块，2个提供时钟倍频、相移功能的锁相环，最大可支持142个I/O脚，I/O脚支持66MHz32位PCI标准和高速(311MHz)LVDS，并支持知识产权(IP)核，包含AlteraMegaCore函数和AMPPmega函数。3.1开发板的硬件设计   开发板硬件主要包括如下几个部分：2个同步7段共阳数码管、8个LED、4×4键盘、1个8位拨位开关、1个有源时钟输入、1个RS232通讯接口、PHY100/10M网络接口。CF存

8、储卡电源插座(输入+5V)，下载电路等。本设计的基本原理框图如图4所示。 3.2开发板的软件配置   NiosII内核具体由软件实现，即实现了NiosII软核化设计。NiosII软核主要在FPGA中完成，因