数字逻辑-实验七计数器

《数字逻辑-实验七计数器》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。

1、数字逻辑实验（基于Multisim）实验七主题：计数器及其应用实验工具：Multisim11仿真环境；实验要求：(1)学会用集成电路构成计数器的方法。(2)掌握中规模集成计数器的使用及功能测试方法。(3)掌握用置位法和复位法实现任意进制计数器及其测试方法。(4)运用集成计数器构成1/N分频器。(5)根据实验过程，认真撰写实验报告，记录实验结果和实验中遇到的问题。实验题目：1、用D触发器构成异步二进制加法/减法计数器，设计电路图并测试功能。2、74LS161是四位二进制同步集成加法计数器，测试并列出其功

2、能表。3、转换为4、8进制计数器：电路如图5、6所示，观察记数情况，列表测试其真值表。4、将电路连接成九进制、十五进制计数器，自行设计电路图，列表测试其真值表。实验说明：1.用D触发器构成异步二进制加法/减法计数器，观察输出状态的变化，并用示波器观察时序波形，记录之。（1）异步二进制加法计数器（计数值为16）用4只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T’触发器，再由低位触发器的反相输出端Q与相邻高位触发器的CLK端相连接。（2）异步二进制减法计数器（计数值为16）若

3、将上面的连接方法稍作改动，即将低位触发器的Q端与相邻高位触发器的CLK端相连接，即构成了四位二进制异步减法计数器。2、74LS161计数器十六进制测试（1）74LS161引脚图图174LS16计数器引脚图74LS161的各引脚功能介绍如下；LDN：置数端，低电平有效，其同步置数，即使该输入为低电平，其输入的状态并不反映到输出端，而是等到CP上升沿时输出才发生变化；CLRN:清零端，低电平有效，其为异步清零，即该输入为低电平时，无论当时的时钟状态及其他输入状态如何，其输出端变为零，即QAQBQCQD=0

4、000；ENT、ENP:工作状态控制端；QA、QB、QC、QD:计数器的输出端，其中QD为最高位，QA为最低位；A、B、C、D:计数器预置输入，通过置数端可将其输入状态反映在输入端；RCO：进位输出，当计数器满一个周期其输出一个高电平；CLK:时钟输入端，其为上升沿有效。（2）74LS161计数器功能表输入输出CRCLKLDEPETD3D2D1D0Q3Q2Q1Q00ФФФФФФФФ00001↑0ФФdcbadcba1↑10ФФФФФQ3Q2Q1Q01↑1Ф0ФФФФQ3Q2Q1Q01↑111ФФФФ状

5、态码加1图374LS161功能表l当清零端CR=“0”，计数器输出Q3、Q2、Q1、Q0立即为全“0”，为异步复位功能。l当CR=“1”且LD=“0”时，在CP脉冲上升沿作用后，74LS161的输出端Q3、Q2、Q1、Q0的状态分别与并行数据输入端D3，D2，D1，D0的状态相同，为同步置数功能。l当CR=LD=“1”、EP、ET中有一个为“0”时，计数器不计数，输出端状态保持不变。l当CR=LD=EP=ET=“1”、CP脉冲上升沿作用后，计数器加1。l此外74LS161还有一个进位输出端CO，其逻辑

6、关系是CO=Q3Q2Q1Q0ET。器件选择元件代码元件名称数量74LS161N计数器174_02N或非门174S04D_A非门174F21N_B与门1XSFG1函数信号发生器174ALS11AM_A与门1DCD_HEX数码管1SPDT开关4VDD、GROUND电源、虚拟地若干XLA1逻辑分析仪1测试电路图图4基于74LS161模十六计数器74LS161计数器当ENP=ENT=LD＇=RD＇=1时，电路工作计数状态。从电路的0000状态开始连续输入16个计数脉冲时，电路将从1111状态返回0000状态，

7、C端从高电平跳变至低电平。3.任意进制计数器的构成如果已有N进制计数器，需要构成M进制计数器，这时有MN两种情况。⑴MM）的计数器，将预定清零状态所有为1的输出端连入一个多

8、输入端与非门电路，将门电路的输出连接到计数器的清零控制端。预定清零状态的确定：若所用计数器是同步清零，则M－1状态为预定清零状态；若所用计数器是异步清零，则M状态为预定清零状态。②置数法置数法从根本上来说，是在预定状态时使计数器集成电路的置数控制端有效。方法与清零法的方法一致。当然，只有具有置数控制端的计数器才能使用置数法，并且与预置数的初始值有关。注意该计数器是同步置数还是异步置数。⑵M>N的情况对M>N的情况，必须用多片N进制计数器组合起来才能构成M