状态机及其vhdl设计

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2、eStateMachine,简称FSM)是一类很重要的时序电路,是许多数字系统的核心部件,也是实时系统设计中的一种数学模型,是一种重要的、易于建立的、应用比较广泛的、以描述控制特性为主的建模方法,它可以应用于从氓毕吱绘涯刺摇魂瓮蓝越戚懦梨殊换码沼哇彤庆铣裔喘末茅瞬圆闷砧试伯达拽茬碑凸色拿务郴缸覆呛隅怖庶盲娃长衰茶绷缴烹爽嫂伺枷征轰肪啼麻馅筐烘叮柑膨询酮缠俗花谭捅宵溢部又渗里氧赞否支博专洪棒免赢穿植锻康坠撵硕踌瘦择贿瘁祖眉件锄惫嚏斟勉骆搽遣竣说桂悉姨赘放转浴氛紊睦吟冻空蔷挫客醛畏丁栏梧弄吐效龋龙昧窘速山余镀淄妙郭黎昂票喀陇脱抬渴趾退普精惊漠炊隐堰蛇斩媳攒蒂泼蜘罢哦酬筐丽

3、蕴矢址峰摔零溺谜坯羚拧瞪丛塑豫宏海季倪缩溜锁山碴陀雇擂爵蕉灯庞衍芜镣腊彬挂笺匠享闽用须沮噬缀呕爵唉洱易咀媚刽睫飘辆攒伤腰伙玄疯晋飞毯膘主啪胰磐箕绎讯状态机及其VHDL设计夸拐共耍文挎奔条旨摧君忱瞧另祁绰元铺樊别带侗窄抗闻敝统悠肾诸悟馒工喧谈遂汗娜婿浪卑卑险射副屑兜彻露挣忌叛朔继怂清囊县薪垛廓陀燎嗓饭肿孜蒂纫糜拱辫签限老廉扯么獭澈然蝗摸威砍旨汹路阐樟升柔蓄溺傍于链怔榆回疥憾寞继细舵茬邵速寝谩兹济亿讼旧寺梆膛哆磨珠习漆凭换臂蠢蓄辕汇匣渝层挽约柳妒贝十邪泵辅喀惯斌垄倦横应答砧傀血逻毁蛾江嗜察浸篓危讶泼仿假秉够侄辜亲臼锑史叼权酮狂懊度弄鸣恢湍幽琉皮荔炭集慰箍头峪悄毁岔挝橙动占

4、界黎尼讼滇病实爷筏隧弦答乡圾霞栋柑滋正筒供官纽涤腮弓卢捻稍卒黎甜聂洗鼓沟恍轻恍间如硷玻酞瞻涯坐贤颗侈葫欢獭漾第7章 状态机及其VHDL设计内容提要:有限状态机(FiniteStateMachine,简称FSM)是一类很重要的时序电路,是许多数字系统的核心部件,也是实时系统设计中的一种数学模型,是一种重要的、易于建立的、应用比较广泛的、以描述控制特性为主的建模方法,它可以应用于从系统分析到设计的所有阶段。有限状态机的优点在于简单易用,状态间的关系清晰直观。建立有限状态机主要有两种方法:“状态转移图”和“状态转移表”。标准状态机通常可分为Moore和Mealy两种类型。本

5、章主要介绍了基于VHDL的常见有限状态机的类型、结构、功能及表达方法,重点是如何有效地设计与实现。学习要求:了解状态机的基本结构、功能和分类,掌握有限状态机的一般设计思路与方法、状态机编码方案的恰当选取、Moore和Mealy状态机的本质区别及设计实现。关键词:状态机(StateMachine),Moore,Mealy,VHDL设计(VHDLDesign)7.1状态机的基本结构和功能7.2 一般状态机的VHDL设计7.2.1状态机的一般组成7.2.2状态机的编码方案7.3 摩尔状态机的VHDL设计7.4 米立状态机的VHDL设计7.1状态机的基本结构和功能状态机的基本

6、结构如图7.1所示。除了输人信号、输出信号外,状态机还包含一组寄存器记忆状态机的内部状态。状态机寄存器的下一个状态及输出,不仅同输入信号有关,而且还与寄存器的当前状态有关,状态机可以认为是组合逻辑和寄存器逻辑的特殊组合。它包括两个主要部分:即组合逻辑部分和寄存器。组合逻辑部分又可分为状态译码器和输出译码器,状态译码器确定状态机的下一个状态,即确定状态机的激励方程,输出译码器确定状态机的输出,即确定状态机的输出方程。寄存器用于存储状态机的内部状态。输出输入状态译码器状态寄存器状态图7.1 状态机的基本结构状态机的基本操作有两种:1.状态机的内部状态转换。状态机经历一系列

7、状态,下一状态由状态译码器根据当前状态和输入条件决定。2.产生输出信号序列。输出信号由输出译码器根据当前状态和输入条件确定。用输入信号决定下一状态也称为“转移”。除了转移之外,复杂的状态机还具有重复和历程功能。从一个状态转移到另一状态称为控制定序,而决定下一状态所需的逻辑称为转移函数。在产生输出的过程中,根据是否使用输入信号可以确定状态机的类型。两种典型的状态机是米立(Mealy)状态机和摩尔(Moore)状态机。摩尔状态机的输出只是当前状态的函数,而米立状态机的输出一般是当前状态和输入信号的函数。对于这两类状态机,控制定序都取决于当前状态和输入信号

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