毕业论文 数字频率计设计

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1、摘要摘要本文介绍了使用VHDL开发FPGA的一般流程，重点介绍了频率计的基本原理和相应的测量方案，最终采用了一种基于FPGA的数字频率的实现方法。该设计采用硬件描述语言VHDL，在软件开发平台ISE上完成，可以在较高速时钟频率（100MHz）下正常工作。该设计的频率计能准确的测量频率在1Hz到100MHz之间的信号。使用ModelSim仿真软件对VHDL程序做了仿真，并完成了综合布局布线，最终下载到芯片Spartan-II上取得良好测试效果。关键词：FPGA，VHDL，ISE，自顶向下。I摘要Abstra

2、ctThispaper,introducingageneralprocesstodevelopFPGAproductwithVHDL,focusesonthebasicprincipleandmeasurementschemeofdigitalcymometer.AschemeachievedbyFPGAisadopted.Inthisdesignplan,weuseapopularhardwaredescriptionlanguage-VHDLandfinishtheprogramonthedevelo

3、pmentplatformISE.Thefinalproductioncanmeasurethesignal’sfrequencybetween1Hzand100MHz.Thissystemusesthesimulationtool-ModelSimtorunanddebugtheVHDLprogram,anddesignthecircuitplacement.AgoodresultcanbeachievedwhentheprogramwasburntonthechipSpartan-II.Keyword

4、s:FPGA,VHDL,ISE,Top-down。I目录目录第一章引言1第二章基于FPGA的VHDL设计流程22.1概述22.2VHDL语言介绍22.2.1VHDL的特点32.2.2基于VHDL的自顶向下设计方法42.3FPGA开发介绍52.3.1FPGA简介52.3.2FPGA设计流程62.3.3Spartan-II芯片简介7第三章数字频率计的软件开发环境133.1开发环境133.2ModelSim介绍133.2.1ISE环境中ModelSim的使用133.3ISE介绍153.3.1建立项目工程163.

5、3.2行为仿真173.3.3建立顶层原理图193.3.4综合223.3.5布局布线243.3.6下载及硬件仿真24第四章数字频率计的设计与实现264.1任务要求264.2测量原理274.2.1频率或时间的原始基准274.2.2电子计数器测频方法28III目录4.2.3误差分析294.2.4测量周期的必要性和基本原理324.2.5等精度测量354.3原理框图374.4各模块的功能及实现374.4.1分频器374.4.2闸门选择器404.4.3测频控制器424.4.4频率计数器444.4.5锁存器464.4.

6、6扫描显示控制译码系统474.5顶层原理图514.6分配引脚和下载实现524.7测试结果52第五章结论53参考文献54致谢55附录56附录1.计数器级联程序56附录2.锁存器源程序57附录3.顶层原理图59附录4.计数器的级联图60外文资料原文61翻译文稿64III第一章引言第一章引言在电子技术领域内，频率是一个最基本的参数，频率与其它许多电参量的测量方案、测量结果都有十分密切的关系。如时间，速度等都涉及到或本身可转化为频率的测量。因此，频率的测量就显得更为重要。而且，目前在电子测量中，频率的测量精确度是

7、最高的.现在市场上有各种多功能，高精度，高频率的数字频率计，但价格不菲。而在实际工程中，不是对所有信号的频率测量都要求达到非常高的精度。因此，本文提出了一种能满足一般测量精度要求，但成本低廉的数字频率计的设计方案。本文主要任务是针对设计的要求，基于FPGA利用硬件描述语言VHDL完成数字频率计的设计，通过仿真，分析，综合并最终下载到FPGA里面去实现。除被测信号的整形部分、键输入部分以外，其余全部在一片FPGA芯片上实现，整个系统非常精简，而且具有灵活的现场可更改性。在不更改硬件电路的基础上，对系统进行各

8、种改进还可以进一步提高系统的性能。该数字频率计具有高速、精确、可靠、抗干扰性强和现场可编程等优点。经实验表明，其测量精度基本能达到，且系统成本非常低廉，可作为学生数字逻辑设计综合实验或自制数字频率计的备选方案。1第二章基于FPGA的VHDL设计流程第二章基于FPGA的VHDL设计流程2.1概述数字频率计是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差、可靠性差。频率计