哈工大数字电路大作业

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1、班级：学号：姓名：一、利用VerilogHDL设计一个电路，对输入的一串二进制数，用于检测序列中连续3个或者3个以上的1，状态转换图如图所示。状态转换表如图所示现态A现态B输入X次态A次态B输出Y000000001010010000011100100000101110110001111111由题目要求可知，选择Moore型状态机实现功能。通过quartusII仿真验证功能。源程序如下：modulezuoye_1(clk,din,op);inputclk,din;outputop;reg[1:0]current_state,nex

2、t_state;regop;parameterS0=2'b00,S1=2'b01,S2=2'b10,S3=2'b11;always@(posedgeclk)begincurrent_state<=next_state;endalways@(current_stateordin)begincase(current_state)S0:beginop=0;if(din==0)next_state=S0;elsenext_state=S1;endS1:beginop=0;if(din==0)next_state=S0;elsenext_

3、state=S2;endS2:beginop=0;if(din==0)next_state=S0;elsenext_state=S3;endS3:beginop=1;if(din==0)next_state=S0;elsenext_state=S3;enddefault:beginop=0;next_state=S0;endendcaseendendmodule编写激励文件如下：预置输入为：1001101110111101111100001101110`timescale1ns/1psmodulecj_1_vlg_tst();r

4、egclk;regdin;wireop;cj_1i1(.clk(clk),.din(din),.op(op));initialbeginclk=0;din=1;1001101110111101111100001101110#1din=0;#2din=1;#2din=0;#1din=1;#3din=0;#1din=1;#4din=0;#1din=1;#5din=0;#1din=0;#1din=0;#2din=1;#2din=0;#1din=1;#3din=0;#1$stop();$display("Runningtestbench

5、");endalwaysbegin#(0.5)clk=~clk;endendmodule以下为仿真逻辑原理图：RTLVIEWERTechnologymapviewer（mapping）Technologymapviewer（fitting）以下为仿真波形图：