数字逻辑课程设计报告

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1、数字逻辑课程设计报告数字逻辑课程设计多功能数字钟班级：学号：课程设计人：指导老师：课题：完成时间：一、设计目的：学会应用数字系统设计方法进行电路设计，熟练地运用汇编语言。二、设计任务及要求：1.记时、记分、记秒2.校时、校分、秒清03.整点报时4.时间正常显示5.闹时功能三、设计思路：将整个闹钟分为以下几个模块，每个模块中都有详细的各部分的设计思路，源代码及仿真图像，生成的器件。1.计时模块计小时：24进制计数器计分、计秒：60进制计数器计时间过程：计秒：1HZ计数脉冲，0~59循环计数，计数至59时产生进位信号。计分：以秒计数器进位信号作为分计数脉冲，0~59循环计数，59时产

2、生进位。计时：以分计数器进位信号作为时计数脉冲，0~23循环计数，23时清0。二十四进制计数器代码：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycnt24isport(clk:instd_logic;qh,ql:outstd_logic_vector(3downto0));endcnt24;architecturebehaveofcnt24issignalq1,q0:std_logic_vector(3downto0);beginprocess(clk)beginif(cl

3、k'eventandclk='1')thenif(q1="0010"andq0="0011")thenq1<="0000";q0<="0000";elsif(q0="1001")thenq0<="0000";q1<=q1+'1';elseq0<=q0+'1';endif;endif;qh<=q1;ql<=q0;-2-endprocess;endbehave;仿真结果：图一、cnt24仿真图像六十进制计数器代码：libraryieee;useieee.std_logic_1164.al

4、l;useieee.std_logic_unsigned.all;entitycnt60isport(clk:instd_logic;clr:instd_logic;ql,qh:outstd_logic_vector(3downto0);c:outstd_logic);endcnt60;architecturecntofcnt60issignalq1,q0:std_logic_vector(3downto0);beginprocess(clk,clr)beginif(clr='1')thenq1<="0000";q0<="0000";c<=

5、9;0';elseif(clk'eventandclk='1')thenif(q1="0101"andq0="1001")then-----到59q1<="0000";q0<="0000";c<='1';elsif(q1<"0101"andq0="1001")thenq0<="0000";q1<=q1+'1';c<='0';elsif(q0<"1001")thenq0<=q0+'1';endif;endif;endif;qh<

6、=q1;ql<=q0;endprocess;-3-endcnt;仿真结果：图二、cnt60仿真图像图三、生成的计数器符号2.校时模块：思路：按下校时键，时位迅速递增，满23清0按下校分键，分位迅速递增，满59清0注意：此时应屏蔽分进位。按清0键，秒清0。脉冲按键S1~S8、拨动开关K1~K12任选三个。两个问题：（1）如何实现校对时间时，计数器快速递增？按键校对时间时，将一个频率较高的计数脉冲信号作用于计数器，屏蔽正常计时的计数脉冲信号。（2）如何消除“抖动”？电路抖动：一次按键的弹跳现象，电路产生多个计数脉冲，导致一次按键，多次计数的误动作。抖动产生的原因：物理原因。消除

7、的简易方法：D触发器，同步按键脉冲。3.整点报时模块：从59分50秒开始，每2秒一次低音报时；当达到整点时，进行一次高音报时。低音：频率可定为500HZ；高音：频率可定为1KHZ。报时效果：报时脉冲接扬声器输入，引脚号：N6。整点报时器件代码libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;-4-entityalert_31isport(m1,m0,s1,s0:instd_logic_vec