武汉纺织大学数字逻辑试卷a

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1、数字逻辑2008-5-28√√计科061~063、0621~0622、网络061~062八七六五四三二一一、单项选择题(本题共10小题，每小题1分，共10分)。1.n个变量的最小项是（c）。(A)n个变量的积项，它包含部分变量(B)n个变量的和项，它包含全部n个变量(C每个变量都以原变量或者反变量的形式出现，且仅出现一次。(D)n个变量的和项，它不包含全部变量2.欲对全班53个同学以二进制代码编码表示，最少需要二进制的位数是(b)。(A)5(B)6(C)10(D)533.一块数据选择器有三个地址输入端，则它的数据输入端应有（c）。(A)3(B)6(C)8(D)14.或非门构成的基本RS触发

2、器，输入端SR的约束条件是（c）。(A)SR=0(B)SR=1(C)(D)5.和Mealy型时序电路比较Moore型时序电路的特点是（b）。(A)没有输入变量(B)输出只和电路的状态有关，和输入无关(C)没有输出变量(D)输出只和输入有关，和电路状态无关6.组合型PLA是由（a）构成。(A)与门阵列和或门阵列(B)一个计数器(C)一个或阵列(D)一个寄存器7.两输入与非门输出为0时，输入应满足（a）。(A)两个同时为1(B)两个同时为0(C)两个互为相反(D)两个中至少有一个为08.输出Ｆ＝的是下图中的第（d）个电路。(A)１(B)２(C)３(D)４9.一个T触发器，在T=1时，来一个时钟

3、脉冲后，则触发器(d)。(A)保持原态(B)置0(C)置1(D)翻转41.十进制数33的余3码为（c）。(A)00110110(B)110110(C)01100110(D)100100二、填空题在每小题的括弧中填正确答案(本题共5空，每空2分，共10分)。l设计同步时序逻辑电路时，若有6个状态，至少需要选（3）个触发器。l357的8421BCD码的是（0011010111）。l目前常用的可编程逻辑器件除了CPLD外还有（fpga）。l已知X=23/64，则8位[X]补=(0.01010111)。l根据反演规则可知，逻辑函数的反函数为（(a+)）。三、用卡诺图化简下面函数，求出它的最简与或表

4、达式。（15分）四、分析下图所示的时序逻辑电路。（10分）试画出各触发器Q端在初态为0条件下的波形。CP端接左图所示波型。4一、使用中规模8选1数据选择器（74LS151）实现逻辑函数。（15分）74LS151的逻辑功能示意图如图。（图中D0-D7为数据输入端，A、B、C为数据选择端（A为高位，C为低位），/G为使能端，Y、W为输出端。）二、用隐含表法化简下表所示的原始状态表，并画出最简状态表。（15分）现态次态/输出X=0X=1AA/1D/0BF/1A/1CF/0A/0DD/1A/0EC/0E/1FC/0A/04一、使用ROM实现3位二进制码到格雷码的转换。（15分）下表为3位二进制码到

5、3位格雷码转换真值表，表中的A2A1A0表示二进制码，G2G1G0表示格雷码。用ROM实现该逻辑，画出ROM阵列图。A2A1A0G2G1G0000000001001010011011010100110101111110101111100二、分析以下VHDL语句实现的功能，要求画出引脚图并说明各引脚的功能。（10分）libraryieee;useieee.std_logic_1164.all;entitymuxisport(a,b,c,d:instd_logic_vector(3downto0);s:instd_logic_vector(1downto0);x:outstd_logic_ve

6、ctor(3downto0));endmux;architecturearchmuxofmuxisbeginmux4_1:process(a,b,c,d)beginifs="00"thenx<=a;elsifs="01"thenx<=b;elsifs="10"thenx<=c;elsex<=d;endif;endprocessmux4_1;endarchmux;4