高速维特比译码器的设计

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1、高速维特比译码器的设计

2、第1　　摘　要：本文实现了高速（2，1，7）卷积码的维特比译码器。该译码器针对加比选（ACS）模块采用并行化结构设计，并且在解码器的各个部分，在不影响译码性能的前提下，采用了一系列的简化设计，从而使译码器输出数据的速率达到160Mbps。　　关键词：遥感卫星；信息系统；数字调制解调器；维特比译码器；算法；设计DesignofaHigh-SpeedViterbiDecoderDINGRui,YANGZhi-xing，PANChang-yong(StateKeyLabonMicrop;Digital

3、munications,TsinghuaUniversity,Beijing100084，China)　　Ａｂｓｔｒａｃｔ：Theimplementationofahigh-speedViterbidecoderofthe(2,1,7)convolutionalcodeisdescribed.NotonlyaparallelstructureisusedindesigningtheAdd-pare-Slect(ACS)unit,butalsoaseriesofsimplifiedmeasuresareadopted.

4、Themaximaldataoutputspeedofthisdecoderis160Mbps.　　Ｋｅｙｗｏｒｄｓ：Remotesensingsatellite;Informationsystem;Digitalmodem;Viterbidecoder;Algorithm;Design一、引言　　近些年来，随着遥感卫星图像精度的提高，单位时间内遥感卫星所发射的数据量越来越大，而卫星的发射功率很难得到提高，在外界噪声不变的情况下，这就导致了遥感卫星发射数据的Eb/N0越来越低。在这种情况下，许多遥感卫星系统都引入了抗

5、加性高斯噪声性能很好的卷积码，如NASA的EOS星就引入了吞吐量为150Mbps的1/2卷积码。另外，遥感卫星的数据发射速率也是越来越高，美国空间成像公司的IKONOS星和商用卫星公司全球数字的QUICKBIRD星的发射速率都高达320Mbps。这种情况下，为了跟上世界遥感卫星的发展步伐，研究高速卷积码译码器迫在眉睫。本文是国家863项目中的一个子课题，介绍了一种高速并行（2，1，7）卷积码的软判决维特比译码器。一般的卷积码解码器都由以下几个部分组成：支路度量模块（BMU）、加比选模块（ACS）和路径管理模块（PMU）

6、。解码器框图如图1所示。500)this.style.ouseg(this)">　　本译码器针对一般维特比译码器的速度瓶颈ACS模块采用并行化算法，并在不影响译码性能的前提下，采用了一种相对简单的路径度量方法，并且尽量简化译码器的速度瓶颈所在——加比选（ACS）模块的结构，从而使译码器的最高输出数据速率高达160Mbps。下面逐一介绍并行化算法和各个模块的设计思路。二、并行化算法　　这里的并行化算法是针对加比选模块而说的，一般的加比选模块的结构都是根据卷积码的网格图来设计的。卷积码的网格图代表了卷积码各个状态之间的关

7、系。（2，1，7）卷积码共有64个状态，其状态转移网格图如图2中的（a)部分所示。500)this.style.ouseg(this)">　　图中的字母代表状态转移图中的状态编号。(a)部分中，到达任意时间t的任意一个状态都有2条路径，它们来自于上一时刻的2个状态，这三个状态之间的关系如图2(a)部分的表达式所示。我们这里所采用的并行化算法就是将(a)部分中原来需要2个时间段完成的事情放在一个时间段内完成，这样到达任一时刻t的任意一个状态都有4条路径，它们来自于上一个时刻的4个状态，于是卷积码的状态转移网格图就变成

8、了图2(b)部分的样子，其中状态之间的转换关系如图2(b)部分的表达式所示。虽然，这样做会使ACS模块的逻辑变得更加复杂，可能导致解码器工作的最高频率下降，也就是导致了时间段的长度会比并行化之前要长，但是，每个时间段内，解码器所处理的数据量将变成并行化之前的2倍。这样，综合来说，仍然会使编码器的数据处理速率上升。三、分支度量单元（BMU）的设计　　BMU模块是计算每一个时钟周期解码器的输入数据与解码器内部状态发生器所输出的数据之间的距离的模块。对于软判决译码器来说，距离可以有多个度量标准，可以按照汉明距离来度量，也可

9、以按照量化后的几何距离来度量，还可以根据输入的软判决数据的似然函数值来计算距离值。我们必须根据我们译码时所掌握的信息选择一种不影响译码器译码性能又可实现的标准来计算距离值，生成BMU模块。这里我们采用的是将输入的数据先进行8电平均匀量化，而将编码器内部状态发生器输出的‘0’和‘1’量化成“000”和“111”，然后将直接用汉明距离