数字逻辑与部件设计实验报告 - google code

数字逻辑与部件设计实验报告 - google code

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1、数字逻辑与部件设计实验报告07300700042张璞数字逻辑与部件设计实验报告学号:07300700042姓名:张璞49数字逻辑与部件设计实验报告07300700042张璞实验一译码器和编码器………………………………………………………………………3实验二七段显示译码器的设计………………………………………………………..10实验三加法器、算术逻辑单元及快速进位电路的设计……………………13实验四触发器和寄存器………………………………………………………………......19实验五计数器的设计………………………………………………………………………..24实验六有限状态机…………………………………

2、…………………………………………31实验七总线传输实验………………………………………………………………………..4349数字逻辑与部件设计实验报告07300700042张璞实验一译码器和编码器实验要求1.用与非门设计一个3-8译码器74LS138,除了下述真值表中的输入输出信号外,增加三个控制信号G1、G2A、G2B,当G1位高电平,G2A和G2B同时为低电平时,实现如表中的正常译码,否则Y0-Y7都为高电平。输入输出S2S1S0Y0Y1Y2Y3Y4Y5Y6Y700001111111001101111110101101111101111101111100111101111011111101

3、111011111101111111111102.设计一个如下表逻辑功能的8-3普通编码器。输入输出I0I1I2I3I4I5I6I7F0F1F210000000000010000000010010000001000010000011000010001000000010010100000010110000000011113.设计一个8-3优先编码器实验目的1、熟悉实验仪的使用方法,熟悉基本的VHDL语言的语法规范,熟悉卡诺图的化简方法,熟悉德摩根定律。2、熟悉VHDL中if语句的使用,特别注意if语句优先级的问题。实验过程及讨论1、在第一个实验中,输入输出地真值表都已经给出,所以首先对每个输

4、出做化简工作。这些函数都是三变量的,所以化简相对容易,经过化简可以得到如下布尔函数:由于本实验要求是用与非门来实现,而上面的都是用非门和或门来实现的,所以运用德摩根定律,可以将上述的布尔函数等价转化为如下的布尔函数:49数字逻辑与部件设计实验报告07300700042张璞对上述的布尔函数用与非门来实现就非常容易了。另外,本实验的要求中还要求有三个控制信号G1、G2A、G2B,当G1位高电平,G2A和G2B同时为低电平时,实现如表中的正常译码,否则Y0-Y7都为高电平。所以可以增加一个信号check,表示三个控制信号是否满足要求,check的布尔函数如下:,把这个控制信号与每个输出用与非门连

5、接起来就能得到满足所有要求的输出函数。设计完毕。1、第二个实验由于输入是8变量的,所以无法用卡诺图手工化简,如果不使用if语句,需要用基本的与门、非门和或门把这些变量连接起来,实现真值表中所示的函数的功能。每个输出对应的布尔函数为:设计完毕。2、由于要实现8-3优先编码器,VHDL语言中的if语句正好可以用在这里,if语句必须在process中使用,而在一个process中,所有语句都是顺序执行的,if的判断是顺序的,所以判断和执行的先后顺序就代表了优先级。在我的设计中I7的优先级最高,I0的优先级最低,所以在用if语句判断的时候是从I7是否为1开始,逐个递减直到I0结束。另外,在实验3中

6、,需要注意的是,在引脚锁定的时候,由于I0的优先级是最低的,所以需要把I0的引脚注释掉,否则编译的时候会报错。由于是第一次实验,所以忘记把NumberofClockBuffers的值设置为0,造成编译的时候报错,后经询问老师才得以解决。实验代码与引脚锁定1、3-8译码器实验代码libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;--Uncommentthefollowinglinestousethedeclarationsthatare--prov

7、idedforinstantiatingXilinxprimitivecomponents.49数字逻辑与部件设计实验报告07300700042张璞--libraryUNISIM;--useUNISIM.VComponents.all;entitydecoder_3_8isPort(S2:instd_logic;S1:instd_logic;S0:instd_logic;G1:instd_logic;G2A:instd_

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