数显秒表的设计大学毕设论文.doc

数显秒表的设计大学毕设论文.doc

ID:10672099

大小:255.00 KB

页数:16页

时间:2018-07-07

数显秒表的设计大学毕设论文.doc_第1页
数显秒表的设计大学毕设论文.doc_第2页
数显秒表的设计大学毕设论文.doc_第3页
数显秒表的设计大学毕设论文.doc_第4页
数显秒表的设计大学毕设论文.doc_第5页
资源描述:

《数显秒表的设计大学毕设论文.doc》由会员上传分享,免费在线阅读,更多相关内容在学术论文-天天文库

1、课程设计课程设计名称:EDA课程设计专业班级电科1303学生姓名:张渊博学号:201316030301指导教师:王彩红课程设计时间:2016-6-20~2016-7-2电子信息科学与技术专业课程设计任务书学生姓名张渊博专业班级电科1303学号201316030301题目数显秒表的设计课题性质工程设计课题来源自拟课题指导教师王彩红同组姓名主要内容(1)设计一个带数字显示的秒表,可随时清零、暂停和计时。(2)要求能准确的计时并显示,开机显示00.00.00。(3)要求计时范围为59分59.99秒。(4

2、)要求技术精度为0.01s。任务要求①根据设计题目要求编写相应程序代码②对编写的VHDL程序代码进行编译和仿真③总结设计内容,完成课程设计说明书参考文献[1] EDA课程设计指导书.郑州:河南工业大学,2008[2] 潘松,黄继业.EDA技术实用教程.北京:科学出版社,2002[3] 焦素敏.EDA技术基础.北京:清华大学出版社,2014[4]http://www.ele-diy.com/中国电子制作网网站审查意见指导教师签字:王彩红教研室主任签字:王彩红2016年6月20日说明:本表由指导教师填

3、写,由教研室主任审核后下达给选题学生,装订在设计(论文)首页1设计任务及要求(1)设计一个带数字显示的秒表,可随时清零、暂停和计时。(2)要求能准确的计时并显示,开机显示00.00.00。(3)要求计时范围为59分59.99秒。(4)要求技术精度为0.01s。功能分析:数显秒表要实现上述要求的功能,首先要具有计时控制器模块、计时模块、分频模块、数据选择器、显示模块。首先输入1KHZ脉冲首先经分频器10分频,变为计数最小单位0.01s然后经过十进制的毫秒计数器,计满进位给秒计数器然后是分计数器左后送

4、给数码管进行显示。直到全部计满然位59.59.99后变为00.00.00,重新开始计数。在计数过程中可以通过计数控制模块可以控制计数暂停、计数、清零的操作。2设计原理及总体框图1KHZ输入分频模块毫秒计数秒计数计数控制模块分计数BCD显示数据选择图一图二实现原理:各模块功能原理如下:a、计时控制器模块:计时控制器模块的作用是将按键信号转变为计时器的控制信号。本设计中设置了两个按键,即启动/暂停和清零贱键,由他们产生计数允许保持和清零信号。启动/暂停键是多用途键,在“按下—>松开—>再按下—>在松开

5、”的过程中,所起的作用分别是“启动—>暂停—>继续”。这类电路适合用状态机描述。b、计时模块计数器通过对10ms的脉冲计数,达到计时的目的。由于计数器的范围是0到59分59.99秒,所以计时模块共需要4个十进制计数器和2个六进制计数器。c、分频模块时基分频器对1KHZ的脉冲分频产生100HZ的时基,它同十进制计数器的方法一样,因此可直接调用。d、数据选择器数据选择器的作用是对10ms、100ms、s和min的6个BCD数进行扫描。它实际上由6进制计数器、3~6译码器和24选4多路开关3个部分组成。

6、e、BCD/七段译码器模块主要用于整体设计秒表的最后显示,由7位组成。3程序设计VHDL简介:VHDL主要用于描述 数字系统的结构,行为,功能和接口。除了含有许多具有硬件特征的语句外,VHDL的语言形式、描述风格以及语法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计,或称设计实体(可以是一个元件,一个电路模块或一个系统)分成外部(或称可视部分,及端口)和内部(或称不可视部分),既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后,一旦其内部开发完成后,其他

7、的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL 系统设计的基本点。本次设计主要就是采用VHDL语言进行编程。a、计时控制器模块程序:LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYjishi_kongzhiISPORT(CLK,K:INSTD_LOGIC;EN:OUTSTD_LOGIC);ENDjishi_kongzhi;ARCHITECTUREONEOFjishi_k

8、ongzhiISTYPEMY_STATEIS(S0,S1,S2,S3);SIGNALSTATE:MY_STATE;BEGINPROCESS(CLK)BEGINIFCLK'EVENTANDCLK='1'THENCASESTATEISWHENS0=>IFK='1'THENSTATE<=S0;ELSESTATE<=S1;ENDIF;WHENS1=>IFK='0'THENSTATE<=S1;ELSESTATE<=S2;ENDIF;WHENS2=>IFK='1'THENSTATE<=S2;E

当前文档最多预览五页,下载文档查看全文

此文档下载收益归作者所有

当前文档最多预览五页,下载文档查看全文
温馨提示:
1. 部分包含数学公式或PPT动画的文件,查看预览时可能会显示错乱或异常,文件下载后无此问题,请放心下载。
2. 本文档由用户上传,版权归属用户,天天文库负责整理代发布。如果您对本文档版权有争议请及时联系客服。
3. 下载前请仔细阅读文档内容,确认文档内容符合您的需求后进行下载,若出现内容与标题不符可向本站投诉处理。
4. 下载文档时可能由于网络波动等原因无法下载或下载错误,付费完成后未能成功下载的用户请联系客服处理。