西工大数电实验报告五

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1、西工大数电实验报告五心得体会这是本学期之前第一次试验报告，在正式实验之前老师给我们详细讲解了数电实验中将会用到的各种仪器及其详细的使用方法，并强调了课堂纪律和实验报告的格式。我们两人一组在老师的带领下调试了示波器，函数发生器等仪器，并开始了正式试验，根据老师ppt中的引导，我们在合作下连好了电路并记录下示波器的相应波形。总体来说本次试验比较成功，下次试验之前应当自己做好预习工作，这样效果会好更佳。篇二：西工大数电实验报告5555定时器及其应用实验五555定时器及其应用学号：2010300784姓

2、名：张腾班级：03051001一、实验目的：（1）熟悉组成及工作原理。（2）掌握555集成定时器的逻辑功能和典型应用。二、实验设备：数字电路实验箱，NE555，电阻，电容，二极管，双踪示波器三、实验内容：1、构成多谐振荡器。2、构成占空比可调的多谐振荡器。3、构成占空比连续可调并能调节振荡频率的多谐振荡器4、构成施密特触发器四、实验结果：1、R1V0R22、R150kΩKey=AR2V03、V0D11DH624、V0Vs篇三：西工大数字集成电路实验报告数集实验5第四次实验课译码器的设计及延迟估算

3、1、设计译码器并估算延迟设计一个用于16bit寄存器堆的译码器，每一个寄存器有32bit的宽度，每个bit的寄存器单元形成的负载可以等效为3个单位化的晶体管(后面提到负载都为单位化后的负载)。①假定4个寄存器地址位的正反8个输入信号，每个信号的输入负载可以等效为10。确定译码器的级数，并计算相关逻辑努力，以此来确定每一级中晶体管的尺寸（相当于多少个单位化的晶体管）及整个译码电路的延迟(以单位反相器的延迟的本征延迟Tp0为单位)。答：输入信号有4对，参考3-8译码器，我们也可以采用4输入的与非门作

4、为译码主要结构。4-16译码产生16个输出，每一个输出对应的负载为32*3。因此,每个信号的负载等效为10，则.等效扇出。假定每一级的逻辑努力为1，这样可以算出总的路径努力H=GFB，使用最优锥形系数就(每个信号与8个与非门相连)，则能得到最佳的电路级数N=lnH/ln3.6。分支努力H?GFB?1?9.6?8?76.8使用最优锥形系数N?lnH3.6?ln76.3.6?3.39,可以得到最佳电路级数，N取3.确(转载于:.smHAida.海达:西工大数电实验报告五)定级数后画出电路图如图所示：

5、...964输入与非门的逻辑努力：，重新计算,则使得路径延时最小的门努力h?H?(153.6)1/3?5.36。因此各级的等效扇出如下：f1?hg1?5.?5.36,f2?hg2?5.2?2.68,f3?hg1?5.?5.36.故第一级晶体管尺寸为1；5.36?10?6.7；8第三级尺寸为6.7?2.68?17.956。第二级尺寸为故延迟为：tp?tp0(1?5.36?4?5.36?1?5.36)?22.08tp0②如果在四个寄存器地址输入的时候，只有正信号，反信号必须从正信号来获得。每个正信号

6、的输入的等效负载为20,使用与①中同样的译码结构，在这种条件下确定晶体管的大小并评估延迟(以单位反相器的延迟的本征延迟Tp0为单位)。答：使正信号接两个反相器，使这两个反相器分摊原来那单个反相器的等效扇出。电路如下：...两个反相器的逻辑努力第一级尺寸：1第二级尺寸：；,则f1?2.32,f2?2.32,f3?2.68,f4?5.36。因此：96第三级尺寸：第四级尺寸：；；本征延时正信号通路的延迟为：tp?tp0?2.32?1?2.32?1?5.36?4?5.36?1?5.36??22.36tp

7、0反信号通路情况与上问相同，延迟为tp?tp0(1?5.36?4?5.36?1?5.36)?22.08tp02、根据单位反相器(，NMOS:OS:NOUTVINGNDGNDNMOSPOUTVINVDDVDDPMOS04VA1GNDNMOS11VB2GNDNMOS22VC3GNDNMOS33VDGNDGNDNMOS74VAVDDVDDPMOS64VBVDDVDDPMOS54VCVDDVDDPMOS44VDVDDVDDPMOS8OUT4GNDGNDNMOS9OUT4VDDVDDPMOSeasuret

8、ranTPtrigv(VIN_1)val=1.25td=1nfall=1+targv(OUT_7)val=1.25td=1nrise=1.probeV(OUT_*).end输入向量文件：radix11111111ioiiiiiiiivnameVIN_[7:0]tunitnstrise0.01tfall0.01vih2.5vil0.0vol0.25voh2.25010101010210101001410100110610100101810011010101001100112100101101410