《微机原理及接口技术》全套ppt电子课件教案第五章8086的总线操作和时序

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1、第五章8086的总线操作和时序第一节概述一、指令周期总线周期和T状态微处理器简单工作过程：(1)取出指令(2)分析指令(3)执行指令1.指令周期执行一条指令所需要的时间。2.总线周期指令周期分为一个个总线周期。如取指周期，存储器读等。3.T状态每个总线周期通常包含4个T状态(T1~T4)，每个T状态就是时钟周期。二、学习CPU时序的目的1.有利于深入了解指令的执行过程。2.编程时，适当选用指令，缩短指令的存储空间和执行时间。3.连接时考虑时序配合。4.实时控制。第二节8086引脚功能最小模式MN/MX接+5V最大模

2、式MN/MX接地一、最小模式中引脚定义AD15～AD0(输入/输出，三态)AddressDataBus地址/数据总线，分时复用。T1传地址，T2～T4传数据，DMA方式三态。A19/S6～A16/S3(输出，三态)Address/Status地址/状态线，分时复用。T1：地址高4位T2～T4：状态线DMA：浮空RD(输出，三态)Read读信号，低电平有效，DMA时浮空WR(输出，三态)Write写信号，低电平有效，DMA时浮空M/IO(输出，三态)Memor/Inputandoutput输入输出和存储器控制信号，低

3、为访问I/O，高为访问存储器，DMA时浮空。ALE(输出)AddressLatchEnable地址锁存允许信号，高电平有效,把AD0～AD15，A16～A19地址锁存到地址锁存器。26DEN(输出，三态)DataEnable数据允许信号，低电平有效，作为8286/8287数据收发器的输出允许信号，DMA时三态。DT/R(输出，三态)DataTransmit/Receive数据发送/接收控制信号，作为8286/8287的数据传送方向控制，1CPU发送0接收，DMA时三态READY(输入)Ready准备就绪信号，高电平

4、，由存储器或I/O端口发来的响应信号，表示已准备好。RESET(输入)复位信号，高电平有效。INTR(输入)InterruptRequest可屏蔽中断请求信号，高电平有效。INTA(输出)InterruptAcknowledge中断响应信号，低电平有效。NMI(输入)Non-MaskableInterrupt非屏蔽中断请求信号，边沿触发。TEST(输入)测试信号，低电平有效，CPU执行WAIT指令，检测TEST，为低继续工作，为高CPU进入空转状态，等待。HOLD和HLDA系统总线的控制权HOLD(输入)HoldR

5、equest总线请求信号，高电平有效，别的设备要占用总线，提出。HLDA(输出)HoldAcknowledge总线响应信号，高电平有效，CPU一但测试到HOLD有效，如CPU允许让出总线，在当前总线周期的T4发出HLDA，让出总线使用权，置三态。BHE/S7T1：输出BHE信号，表示高8位数据线AD15～AD0上数据有效；T2～T4：输出状态信号S7。CLK(输入)Clock时钟信号，5MHZVcc+5VGND电源地14023933843753663573483393210311130122913281427152

6、616251724182319222021GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDRQ/GT0(HOLD)RQ/GT1(HLDA)LOCK(WR)S2(M/IO)S1(DT/R)S0(DEN)QS0(ALE)QS1(INTA)TESTREADYRESET二、最大模式中引脚定义24～31脚定义如下：S2、S1、S0(输出，三态)BusCyc

7、leStatus总线周期状态信号P.207，表4-2S2S1S0性能000中断响应001读I/O口010写I/O口011暂停100取指101读存储器110写存储器111无源RQ/GT0，RQ/GT1(输入/输出，三态)Request/Grant总线请求信号输入/总线请求允许信号输出。LOCK(输出，三态)总线封锁信号，低电平有效，别的总线主设备不能获得对系统总线的控制。QS1、QS0(输出)InstructionQueueStatus指令队列状态信号，高电平有效，指出CPU中指令队列当前的状态。8086最基本的总线

8、周期是CPU与存储器(或外设)进行通信。1.存储器读周期和存储器写周期2.输入输出周期3.空转周期4.中断响应周期5.系统复位6.CPU进入和退出保持状态的时序第三节8086典型时序分析总线(Bus)传送信息的公共通路。1.总线的分类总线类型：数据总线，地址总线，控制总线，电源线，地线等。(1)片级总线元件级总线，用于芯片间的互连。(2)系统总线内总线，板级