rlc零时脉偏移演算法

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1、RLC零時脈偏移演算法　1RLC零時脈偏移演算法RLCExactZero-SkewAlgorithm蔡加春　　吳占鰲　　　郭仲傑　　　李文達Chia-ChunTsai,Jan-OuWu,Chung-ChiehKuo,Wen-TaLee國立台北科技大學電子工程系摘要由於積體電路的製程技術進入深次微米，且晶片內部電路的複雜度愈來愈高，各種影響系統效能的問題接踵而來，其中以時脈的影響最為嚴重。如果晶片內各功能電路方塊的時間延遲相差很大，則會產生時脈偏移的現象，使得系統效能下降，更有可能造成系統的當機，因此時脈繞線在電路的佈局中佔了很重要的一環。以往對於連線延遲的計算方法是採用模型，

2、但隨著晶片工作時脈的提升，使得電感效應愈來愈明顯。本文提出了零時脈偏移演算法應用於實體佈局的時脈繞線，進而達到零時脈偏移量。我們將此演算法應用在MMM與GMA時脈繞線方法之一些例子，先經調整為零時脈偏移量的時脈樹，再實際驗證與H-SPICE比較結果而得到最大時脈延遲平均誤差為6.289383％以內，相較於Ismail[5]所提出的方法之平均誤差減少了13.71061%，此實驗結果顯示我們的方法是有效的。關鍵詞：積體電路、時脈偏移、時脈繞線投稿受理時間:92年10月15日審查通過時間:92年12月24日ABSTRACTDuetoICfabricationgetsintodeep

3、submicrontechnology,thecircuitinterconnectionismorecomplicatedthatwillaffectthechipperformance.Clockdelayismostimportantoneforthechipperformanceandclockskewcausedbythedifferencebetweenclockdelayscouldshutdownthesystemwork.SotheclockroutingplaysanimportantroleinVLSIphysicaldesign.Ingeneral,t

4、he233modelforwireswasadoptedinclockroutingbefore.AstheworkingfrequencyofachiphaspromotedtoGHz,theinductanceforwiresmustbeconsidered.Inthispaper,wepresentanalgorithmbasedonmodeltosolveanexactzero-skewclockrouting.ThealgorithmisappliedtotheapproachesofMMM（MethodofMeansandMedians）andGMA（Geomet

5、ricMatchingAlgorithm）clockroutings.Afteradjustingexactzero-skewclocktreesfortheexamples,wegetthemaximumtoleranceof6.289383％intermofclockdelaycomparingwithH-SPICE.Thetoleranceisreducedupto13.71061％thanthatofIsmailapproach[5].Experimentalresultsshowthatouralgorithmiseffective.2　臺北科技大學學報第三十七之一

6、期Keyword:IC,clockskew,clockrouting233壹、簡介過去幾年，邏輯閘的延遲一直是影響線路設計的最重要因素之一。由圖(一)可以知道在IC製程0.35μm以前，電路的連線延遲（Interconnectdelay）遠小於閘級延遲（Gatedelay）[1]，所以電路設計者在規劃電路時，往往忽略了連線延遲，而只考慮到閘級延遲，正因連線延遲的限制，使得線路效能無法有效提升。在晶片系統中，影響其工作速度有兩個因素，其中一個是邏輯電路中所經過之最長路徑所產生的時脈延遲，也就是最大時脈延遲（Phasedelay）；而另一個則是時脈偏移（Clockskew）[2]

7、。較大的時脈延遲會降低系統晶片的執行效能，使工作時脈的提升受到限制；而較大的時脈偏移則會影響時脈端點的建立與保持時間（Setupandholdtimes）之邊際效應，造成系統的效能下降。因此一顆晶片要達到高效能的正常動作，最重要的就是讓系統的時脈延遲降到最低以及時脈偏移減至最小，且必須在系統要求的範圍之內。本文研究重點著重在整個時脈樹的時脈偏移達到零偏移。以往晶片工作時脈較低時，計算連線延遲的方法是採用Elmore[3]所提出的模型。但隨著製程技術的進步以及晶片的工作時脈愈來愈高，使得原先在低時脈下被忽